一種快速定位數(shù)字示波器觸發(fā)點系統(tǒng)的制作方法
【專利摘要】一種快速定位數(shù)字示波器觸發(fā)點系統(tǒng)，包括通道調(diào)理電路，模數(shù)轉(zhuǎn)換器ADC、電壓比較電路、FPGA；FPGA包括降速處理模塊、觸發(fā)信號生成模塊、觸發(fā)定位模塊、RAM地址生成模塊、RAM存儲器；信號通過通道調(diào)理電路后分為兩路，一路進入模數(shù)轉(zhuǎn)換器ADC，通道調(diào)理電路的另外一路進入電壓比較電路的一端，送入FPGA的觸發(fā)信號生成模塊；降速處理模塊對觸發(fā)信號進行采樣，經(jīng)降速處理模塊處理的N位信號觸發(fā)采樣數(shù)據(jù)Trig’Data輸入至觸發(fā)定位模塊，觸發(fā)定位模塊在檢測到N位數(shù)據(jù)變?yōu)榉?時立刻鎖存RAM地址生成模塊產(chǎn)生的數(shù)據(jù)存儲器RAM寫數(shù)據(jù)地址，并且記錄這個非0數(shù)據(jù)。
【專利說明】一種快速定位數(shù)字示波器觸發(fā)點系統(tǒng)
【技術領域】
[0001]本發(fā)明涉及數(shù)字儲存示波器數(shù)據(jù)采樣觸發(fā)領域，尤其涉及一種快速確定觸發(fā)時刻的采樣數(shù)據(jù)點，提高水平顯示精度。
【背景技術】
[0002]數(shù)字示波器是利用模數(shù)轉(zhuǎn)換器對模擬信號進行數(shù)字量化采樣，通過數(shù)據(jù)處理把采樣數(shù)據(jù)存儲到存儲器內(nèi)，需要時再把數(shù)據(jù)取出，在屏幕上通過連線或者點陣重現(xiàn)波形。數(shù)字示波器除了波形存儲，波形運算等優(yōu)點外還有著強大的觸發(fā)功能。因為數(shù)字示波器的存儲器是一個循環(huán)緩存，新的數(shù)據(jù)會不斷覆蓋老的數(shù)據(jù)，直到采集過程結束。沒有觸發(fā)電路確定一個時間參考零點的話，這些采集的數(shù)據(jù)不斷地這樣新老交替，在屏幕視覺上感覺波形在來回“晃動”。所謂觸發(fā)，就是按照需求設置一定的觸發(fā)條件，當波形流中的某一個波形滿足這一條件時，示波器即實時捕獲該波形和其相鄰部分，并顯示在屏幕上。觸發(fā)條件的唯一性是精確捕獲的首要條件。如圖1，模數(shù)轉(zhuǎn)換器對一正弦波進行采樣，觸發(fā)條件為常見的上升沿電平觸發(fā)。當預觸發(fā)計數(shù)器計數(shù)完成后第一個上升沿跨越觸發(fā)電平時，觸發(fā)發(fā)生。由于模數(shù)轉(zhuǎn)換器的量化精度，假如跨越觸發(fā)電平處沒有采樣點，那之后的第一個采樣點即觸發(fā)點，跨越觸發(fā)電平至觸發(fā)點的時間間隔為觸發(fā)誤差。當模數(shù)轉(zhuǎn)換器的采樣率很高，足以滿足波形顯示精度，上述的觸發(fā)誤差可以忽略。
[0003]快速定位波形的觸發(fā)點對于波形顯示及其重要。數(shù)字示波器里一般存儲器(包括可編程邏輯器件設置的存儲器)位寬遠大于模數(shù)轉(zhuǎn)換器的采樣分辨率，即儲存器的一個地址空間所對應存儲的采樣點數(shù)不止一個。如圖2，存儲器每個地址所對應的空間存儲η個采樣數(shù)據(jù)點，存儲器共有m個地址，整個存儲器共存儲mXη個數(shù)據(jù)點。傳統(tǒng)方式是用觸發(fā)信號來鎖存儲存器的地址，即每次鎖存I組共η個采樣點，但是無法準確定位其中的某一點。也可以再采用軟件輔助定位法，但是增加處理器的負擔，影響波形的刷新率。

【發(fā)明內(nèi)容】

[0004]針對以上問題本發(fā)明提供一種可快速定位觸發(fā)點的數(shù)字示波器觸發(fā)點系統(tǒng)。軟件在重現(xiàn)波形時直接使用此觸發(fā)點，加快波形的刷新率。
[0005]本發(fā)明數(shù)字示波器觸發(fā)點系統(tǒng)其特征在于:包括通道調(diào)理電路，模數(shù)轉(zhuǎn)換器ADC、電壓比較電路、FPGA ；
[0006]FPGA包括降速處理模塊、觸發(fā)信號生成模塊、觸發(fā)定位模塊、RAM地址生成模塊、RAM (存儲器)。信號通過通道調(diào)理電路后分為兩路。一路進入模數(shù)轉(zhuǎn)換器ADC，模數(shù)轉(zhuǎn)換器ADC以高于信號頻率至少五倍以上的采樣率進行采樣。
[0007]模數(shù)轉(zhuǎn)換器輸出的采樣數(shù)據(jù)速率很高，輸入至FPGA中的降速處理模塊進行降速處理。降速處理模塊把整個數(shù)據(jù)速度降到原來的1/Ν，同時數(shù)據(jù)寬度擴展到原來的N倍，ADC降速擴展數(shù)據(jù)存入RAM存儲器中。降速系數(shù)N為FPGA動態(tài)設計的RAM (存儲器)的位寬和ADC的輸出數(shù)據(jù)位寬的比值。降速后的數(shù)據(jù)速率要適合FPGA處理，假如速率還很快(400MSa/s以上)，可以增大RAM(存儲器)的位寬，從而增大N，進一步把速度降下來。下文的N都是降速系數(shù)。
[0008]通道調(diào)理信號的另外一路進入電壓比較電路的一端，另外一個輸入端輸入的是預設的介于調(diào)理過的信號最小值和最大值之間的觸發(fā)電平直流電壓信號，通道調(diào)理信號與觸發(fā)電平比較，當觸發(fā)信號穿越觸發(fā)電平后，電壓比較器立即產(chǎn)生一個快沿觸發(fā)脈沖，即比較方波，送入FPGA的觸發(fā)信號生成模塊。
[0009]上面所述的觸發(fā)信號生成模塊包括預觸發(fā)計數(shù)器和觸發(fā)響應單元。二次采集開始時，RAM開始存儲采集數(shù)據(jù)，同時預觸發(fā)計數(shù)器開始計數(shù)，此計數(shù)器計數(shù)完成前觸發(fā)響應單元不響應輸入的快沿觸發(fā)脈沖，即此時的觸發(fā)電平Trig’s —直為低電平。預觸發(fā)計數(shù)器計數(shù)完成后觸發(fā)響應單元檢測到的第一個快沿觸發(fā)脈沖后觸發(fā)信號Trig’ s就變?yōu)楦唠娖?，一直持續(xù)到采集結束。此觸發(fā)信號Trig’s連同模數(shù)轉(zhuǎn)換器ADC采樣數(shù)據(jù)一并送入FPGA的降速處理模塊。
[0010]降速處理模塊對觸發(fā)信號進行采樣，圖4是觸發(fā)發(fā)生時所對應的一組采樣值。觸發(fā)信號是I位信號，此模塊每次輸出N位采樣數(shù)據(jù)，觸發(fā)信號上升沿之前一直是低電平，跳變?yōu)楦咧暗拿拷M采樣數(shù)據(jù)N位全為O ;同理觸發(fā)信號上升沿之后一直是高電平，跳變?yōu)楦唠娖街蟮拿拷M采樣數(shù)據(jù)N位全為I ;只有在上升沿的那個采樣區(qū)間，采樣數(shù)據(jù)才不全為O。由于采樣時鐘和觸發(fā)信號不同步，所以在觸發(fā)跳變的這組采樣點觸發(fā)位置對應的數(shù)據(jù)位置不固定。采樣數(shù)據(jù)高M(M最小為0，最大為N-1)位為0，低(N-M)位為I。
[0011]N位信號觸發(fā)采樣數(shù)據(jù)Trig’ Data輸入至觸發(fā)定位模塊，此模塊在檢測到N位數(shù)據(jù)變?yōu)榉荗時立刻鎖存RAM地址生成模塊產(chǎn)生的數(shù)據(jù)存儲器(RAM)寫數(shù)據(jù)地址，并且記錄這個非O數(shù)據(jù)。觸發(fā)采樣數(shù)據(jù)和模數(shù)轉(zhuǎn)換器ADC降速擴展數(shù)據(jù)基于同一個時鐘，具有相同的相位關系。觸發(fā)采樣的N位數(shù)據(jù)和模數(shù)轉(zhuǎn)換器ADC降速擴展的N組采樣點是在時間點上是一一對應的，所以通過這個數(shù)據(jù)就可以確定M所處的位置就能找到觸發(fā)時刻的采樣數(shù)據(jù)點，即觸發(fā)信號鎖存的那個地址對應空間的第M+1個數(shù)據(jù)點即為觸發(fā)點；例如全為I時(觸發(fā)發(fā)生在前組的最后一個采樣時鐘之后，這組的第一個采樣時鐘之前)，最高位第一個點為觸發(fā)點。示波器波形顯示和處理軟件直接用此點作為時間參考零點來顯示觸發(fā)之前和之后的數(shù)據(jù)，不需要通過軟件輔助找點，從而節(jié)省軟件的開銷，加快波形的刷新顯示。
[0012]由于本發(fā)明的觸發(fā)信號輸入至降速處理模塊以及降速觸發(fā)定位模塊的設計，不需要示波器軟件輔助就能快速定位觸發(fā)點，所以本發(fā)明相對于現(xiàn)有技術可快速定位觸發(fā)點。
【專利附圖】

【附圖說明】
[0013]圖1為觸發(fā)示意圖；
[0014]圖2為使用現(xiàn)有方法確定觸發(fā)點的示意圖；
[0015]圖3為本發(fā)明系統(tǒng)的結構框圖；
[0016]圖4為本發(fā)明的觸發(fā)定位示意圖。
【具體實施方式】:
[0017]下面結合附圖對本發(fā)明作進一步詳細的描述。
[0018]實施例[0019]如圖3、4所示，一 IOOMHz的正弦波經(jīng)過通道調(diào)理電路以合適的幅度輸入至一 8位的模數(shù)轉(zhuǎn)換器ADC，模數(shù)轉(zhuǎn)換器ADC以最高速率IGHz對進行采樣，輸出的8位采樣數(shù)據(jù)速率為lGbps，如此快的數(shù)據(jù)FPGA無法直接處理，選擇降速接收模塊，降速系數(shù)為8，降速后的數(shù)據(jù)寬度64位,數(shù)據(jù)速度降為125Mbps。降速的數(shù)據(jù)存入64位寬的存儲器中，每位地址所對應空間存8個采樣點(每個采樣點8位)。
[0020]IOOMHz的正弦波經(jīng)過通道調(diào)理電路后輸入模數(shù)轉(zhuǎn)換器ADC的同時另外一路送入電壓比較電路，電壓比較電路觸發(fā)類型為常見的邊沿觸發(fā)，本案例設為上升邊沿觸發(fā)。電壓比較電路的一端輸入的是預設的介于通道調(diào)理電路調(diào)理過的信號最小值和最大值之間的觸發(fā)電平直流電壓信號，另外一端就是上述IOOMHz經(jīng)過調(diào)理過的信號。這個信號與觸發(fā)電平比較，當觸發(fā)信號穿越觸發(fā)電平后，電壓比較器立即產(chǎn)生一個快沿觸發(fā)脈沖，送入FPGA的觸發(fā)信號生成模塊。此觸發(fā)信號生成模塊的工作流程是:采集開始，存儲器開始存儲采集數(shù)據(jù)，同時預觸發(fā)計數(shù)器開始計數(shù)。此計數(shù)器計數(shù)完成前不響應輸入的快沿觸發(fā)脈沖，即此時的觸發(fā)電平一直為低電平。預觸發(fā)計數(shù)器計數(shù)完成后觸發(fā)響應單元檢測到的第一個快沿觸發(fā)脈沖后觸發(fā)信號就變?yōu)楦唠娖?，一直持續(xù)到采集結束。當觸發(fā)信號生成模塊生成真正的觸發(fā)信號后，傳統(tǒng)方法用這個信號立即去鎖存存儲器的當前寫數(shù)據(jù)地址，鎖存了一個寫地址即鎖定了一組共8個采樣點，觸發(fā)點只能是其中的一個，但是無法準確定位8個點中那個觸發(fā)點，觸發(fā)誤差最大為7個采樣點的時間間隔，顯示的波形就會“抖動”。也可以輔以軟件找點法，這樣增加了系統(tǒng)的負擔，消耗較多的資源。本發(fā)明方法可以快速確定觸發(fā)點。觸發(fā)信號生成模塊生成真正的觸發(fā)信號送入降速處理模塊進行采樣，因為是上升沿觸發(fā)，上升沿之前一直為低電平，所以采樣數(shù)據(jù)為二進制數(shù)00000000;同理，觸發(fā)之后一直為高電平，采樣數(shù)據(jù)為二進制數(shù)11111111。只有在上升沿的那個采樣區(qū)間，采樣數(shù)據(jù)才不全為0，例如采樣數(shù)據(jù)位00…111，前面共m個O。觸發(fā)采樣數(shù)據(jù)和ADC的降速擴展數(shù)據(jù)基于同一個時鐘，具有相同的相位關系。觸發(fā)采樣的8位數(shù)據(jù)和ADC降速擴展的8個采樣點是一一對應的，所以通過確定m就能確定觸發(fā)時刻的采樣數(shù)據(jù)點，即觸發(fā)信號鎖存的那個地址對應空間的第m+1個數(shù)據(jù)點即為觸發(fā)點。示波器波形顯示和處理軟件直接使用此點作為水平零參考點顯示穩(wěn)定的波形。
`[0021]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不限制于本發(fā)明，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的權利要求范圍之內(nèi)。
【權利要求】
1.一種快速定位數(shù)字示波器觸發(fā)點系統(tǒng)，其特征在于:包括通道調(diào)理電路，模數(shù)轉(zhuǎn)換器ADC、電壓比較電路、FPGA ； FPGA包括降速處理模塊、觸發(fā)信號生成模塊、觸發(fā)定位模塊、RAM地址生成模塊、RAM存儲器； 信號通過通道調(diào)理電路后分為兩路，一路進入模數(shù)轉(zhuǎn)換器ADC，模數(shù)轉(zhuǎn)換器ADC以高于信號頻率至少五倍以上的采樣率進行采樣；模數(shù)轉(zhuǎn)換器輸出的采樣數(shù)據(jù)，輸入至FPGA中的降速處理模塊進行降速處理；降速處理模塊把整個數(shù)據(jù)速度降到原來的1/N，同時數(shù)據(jù)寬度擴展到原來的N倍，ADC降速擴展數(shù)據(jù)存入RAM存儲器中；降速系數(shù)N為FPGA動態(tài)設計的RAM存儲器的位寬和ADC的輸出數(shù)據(jù)位寬的比值； 通道調(diào)理電路的另外一路進入電壓比較電路的一端，電壓比較電路另外一個輸入端輸入的是預設的介于通道調(diào)理電路調(diào)理過的信號最小值和最大值之間的觸發(fā)電平直流電壓信號，通道調(diào)理信號與觸發(fā)電平比較，當觸發(fā)信號穿越觸發(fā)電平后，電壓比較器立即產(chǎn)生一個快沿觸發(fā)脈沖，即比較方波，送入FPGA的觸發(fā)信號生成模塊； 上面所述的觸發(fā)信號生成模塊包括預觸發(fā)計數(shù)器和觸發(fā)響應單元，二迭采集開始時，RAM開始存儲采集數(shù)據(jù)，同時預觸發(fā)計數(shù)器開始計數(shù)，此計數(shù)器計數(shù)完成前觸發(fā)響應單元不響應輸入的快沿觸發(fā)脈沖，即此時的觸發(fā)電平Trig’s 一直為低電平；預觸發(fā)計數(shù)器計數(shù)完成后觸發(fā)響應單元檢測到的第一個快沿觸發(fā)脈沖后觸發(fā)信號Trig’ s就變?yōu)楦唠娖?，一直持續(xù)到采集結束；此觸發(fā)信號Trig’s連同模數(shù)轉(zhuǎn)換器ADC采樣數(shù)據(jù)一并送入FPGA的降速處理模塊； 降速處理模塊對觸發(fā)信號進行采樣，觸發(fā)信號是I位信號，降速處理模塊每次輸出N位采樣數(shù)據(jù)，觸發(fā)信號上升沿之前一直是低電平，跳變?yōu)楦咧暗拿拷M采樣數(shù)據(jù)N位全為O ;同理觸發(fā)信號上升沿之后一直是高電平，跳變?yōu)楦唠娖街蟮拿拷M采樣數(shù)據(jù)N位全為I ;只有在上升沿的那個采樣區(qū)間，采樣數(shù)據(jù)才不全為O ;由于采樣時鐘和觸發(fā)信號不同步，所以在觸發(fā)跳變的這組采樣點觸發(fā)位置對應的數(shù)據(jù)位置不固定；采樣數(shù)據(jù)高M位為O，低(N-M)位為1，M最小為O，最大為N-1。 經(jīng)降速處理模塊處理的N位信號觸發(fā)采樣數(shù)據(jù)Trig’ Data輸入至觸發(fā)定位模塊，觸發(fā)定位模塊在檢測到N位數(shù)據(jù)變?yōu)榉荗時立刻鎖存RAM地址生成模塊產(chǎn)生的數(shù)據(jù)存儲器RAM寫數(shù)據(jù)地址，并且記錄這個非O數(shù)據(jù)；觸發(fā)采樣數(shù)據(jù)和模數(shù)轉(zhuǎn)換器ADC降速擴展數(shù)據(jù)基于同一個時鐘，具有相同的相位關系；觸發(fā)采樣的N位數(shù)據(jù)和模數(shù)轉(zhuǎn)換器ADC降速擴展的N組采樣點是在時間點上是一一對應的，所以通過這個數(shù)據(jù)就可以確定M所處的位置就能找到觸發(fā)時刻的采樣數(shù)據(jù)點，即觸發(fā)信號鎖存的那個地址對應空間的第M+1個數(shù)據(jù)點即為觸發(fā)點。
【文檔編號】G01R13/02GK103558434SQ201310538118
【公開日】2014年2月5日 申請日期:2013年11月4日 優(yōu)先權日:2013年11月4日
【發(fā)明者】鐘景華, 錢黃生, 劉大海 申請人:南京國睿安泰信科技股份有限公司