本發(fā)明涉及一種數據寫入方法，尤其涉及一種半導體存儲器裝置及其所采用的寫入方法。

背景技術：

1、當動態(tài)隨機存取存儲器與作為存儲器控制器的系統(tǒng)單芯片(system?on?achip，soc)對接進行溝通時，假如系統(tǒng)單芯片已經走到3納米/5納米的制程工藝，其所提供的數據信號的電壓值(i/o電壓)可能都已經降低至0.6伏特以下的水平。此時，面對動態(tài)隨機存取存儲器端的對接電壓還維持在1.2伏特的情況，常見的做法就是通過動態(tài)隨機存取存儲器的物理層將所接收到的數據信號從適用于系統(tǒng)單芯片的0.6伏特轉換成適用于動態(tài)隨機存取存儲器的1.2伏特，或是采用另一種作法而通過在動態(tài)隨機存取存儲器本身配置位準移位器(level?shifter)來實現電壓轉換。

2、隨著三維集成電路堆棧(3d-ic?stack)的芯片堆棧工藝越發(fā)純熟，系統(tǒng)單芯片與動態(tài)隨機存取存儲器漸漸走向廣輸入/輸出(wide?i/o)的設計方式，其所對接的輸入輸出端口數量可能動輒都是以百起跳，甚至為了追求帶寬而有數千個對接的輸入輸出端口的需求。在此情況下，對每個輸入輸出端口都增加一組位準移位器來實現電壓轉換的方式不僅會占據空間，也會提高制造成本。而且，配置位準移位器也會影響到讀寫速度，造成帶寬無法增加。

技術實現思路

1、本發(fā)明提供一種半導體存儲器裝置及其寫入方法，不需要位準移位器的協(xié)助即可讓動態(tài)隨機存取存儲器與系統(tǒng)單芯片順利地對接。

2、本發(fā)明的半導體存儲器裝置包括存儲器控制電路以及存儲器陣列。存儲器陣列耦接存儲器控制電路。存儲器陣列包括目標存儲器組。目標存儲器組包括目標存儲單元以及感測放大器電路。目標存儲單元耦接位線。感測放大器電路經由位線耦接目標存儲單元，并從存儲器控制電路接收位于第一電壓值范圍內的數據信號，且根據數據信號而在位線產生位于第二電壓值范圍內的位線信號。第二電壓值范圍大于第一電壓值范圍。

3、本發(fā)明的半導體存儲器裝置的寫入方法包括下列步驟：接收位于第一電壓值范圍內的數據信號；以及根據數據信號而在耦接目標存儲單元的位線產生位于第二電壓值范圍內的位線信號，第二電壓值范圍大于第一電壓值范圍。

4、基于上述，本發(fā)明的半導體存儲器裝置及其寫入方法能夠在沒有配置位準移位器的情況下，將從存儲器控制電路接收的數據信號轉換為電壓值范圍較大的位線信號，不僅可減少所占據的空間、制造成本，還有助于帶寬的增加。

5、為讓本案的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

技術特征：

1.一種半導體存儲器裝置，其特征在于，包括：

2.根據權利要求1所述的半導體存儲器裝置，其特征在于，所述感測放大器電路包括：

3.根據權利要求2所述的半導體存儲器裝置，其特征在于，所述數據信號包括正數據信號及反數據信號，所述數據線包括第一數據線及第二數據線，所述放大器電路包括：

4.根據權利要求3所述的半導體存儲器裝置，其特征在于，所述第一總線保持器包括：

5.根據權利要求2所述的半導體存儲器裝置，其特征在于，所述感測放大器電路更包括：

6.根據權利要求5所述的半導體存儲器裝置，其特征在于，所述數據線包括第一數據線及第二數據線，所述位線包括第一位線及第二位線，所述選擇電路包括：

7.根據權利要求1所述的半導體存儲器裝置，其特征在于，所述第一電壓值范圍為0伏特至0.6伏特，所述第二電壓值范圍為0伏特至1.2伏特。

8.一種半導體存儲器裝置的寫入方法，其特征在于，包括下列步驟：

9.根據權利要求8所述的半導體存儲器裝置的寫入方法，其特征在于，根據所述數據信號而在耦接所述目標存儲單元的所述位線產生位于所述第二電壓值范圍內的所述位線信號的步驟包括：

10.根據權利要求8所述的半導體存儲器裝置的寫入方法，其特征在于，所述第一電壓值范圍為0伏特至0.6伏特，所述第二電壓值范圍為0伏特至1.2伏特。

技術總結
本發(fā)明提供一種半導體存儲器裝置及其寫入方法。半導體存儲器裝置包括存儲器控制電路以及存儲器陣列。存儲器陣列包括目標存儲器組。目標存儲器組包括目標存儲單元以及感測放大器電路。感測放大器電路經由位線耦接目標存儲單元，并從存儲器控制電路接收位于第一電壓值范圍內的數據信號，且根據數據信號而在位線產生位于第二電壓值范圍內的位線信號。第二電壓值范圍大于第一電壓值范圍。

技術研發(fā)人員：杜盈德,王錫源
受保護的技術使用者：華邦電子股份有限公司
技術研發(fā)日：
技術公布日：2024/10/21