本公開涉及半導體領域，尤其涉及一種片內(nèi)終結信號產(chǎn)生電路及存儲系統(tǒng)。

背景技術：

1、目前，在存儲器中通常會設置片內(nèi)終結(on?die?termination,簡稱odt)控制電路，片內(nèi)終結控制電路基于片內(nèi)終結信號產(chǎn)生電路所生成的片內(nèi)終結信號對終結電阻(termination?resistance,簡稱rtt)的模式進行調(diào)節(jié)，起到減少信號反射的作用。

2、因此，如何設計odt產(chǎn)生電路，以實現(xiàn)對rtt狀態(tài)的控制是本公開所解決的問題。

技術實現(xiàn)思路

1、本公開提供的片內(nèi)終結信號產(chǎn)生電路及存儲系統(tǒng)，用以提供一種片內(nèi)終結信號產(chǎn)生電路，以實現(xiàn)對rtt的有效控制。

2、第一方面，本公開提供一種片內(nèi)終結信號產(chǎn)生電路，應用于存儲系統(tǒng)，所述存儲系統(tǒng)包括具有片內(nèi)終結控制電路的存儲器，所述片內(nèi)終結信號產(chǎn)生電路包括：生成電路、延時電路以及輸出電路；其中，

3、所述生成電路，用于接收初始信號,響應于時鐘信號，輸出第一信號和指示信號；其中，所述初始信號用于指示調(diào)整數(shù)據(jù)端的終結電阻的狀態(tài)；所述指示信號用于指示第一突發(fā)長度；所述第一突發(fā)長度為存儲器當前的突發(fā)長度；所述第一信號的有效電平時期為第一時長；

4、所述延時電路，用于接收所述第一信號，并對所述第一信號進行延時處理，輸出第二信號；

5、所述輸出電路，用于接收所述指示信號、所述第二信號，輸出片內(nèi)終結信號，所述片內(nèi)終結控制電路接收所述片內(nèi)終結信號以調(diào)整數(shù)據(jù)端的終結電阻的狀態(tài)；其中，所述片內(nèi)終結信號的有效電平的寬度根據(jù)所述指示信號選擇生成。

6、在一些實施例中，所述第一時長為第二突發(fā)長度對應的數(shù)據(jù)寫入時長的固定值；所述第二突發(fā)長度為所述存儲器所支持的突發(fā)長度中的最小值；

7、或者，所述第一時長為小于所述第二突發(fā)長度對應的數(shù)據(jù)寫入時長的固定值。

8、在一些實施例中，所述生成電路包括：第一生成模塊、第一獲取模塊以及第一編碼模塊；所述編碼模塊和所述第一獲取模塊連接；

9、所述第一生成模塊，用于響應于接收到的初始信號和時鐘信號，生成第一信號；

10、所述第一獲取模塊，用于響應于接收到的初始信號，在第一寄存器中確定所述第一突發(fā)長度，并輸出所述第一突發(fā)長度；

11、所述第一編碼模塊，用于接收所述第一突發(fā)長度，并根據(jù)所述第一突發(fā)長度和第一對應關系，輸出指示信號；所述第一對應關系表征突發(fā)長度和指示信號二者的對應關系。

12、在一些實施例中，若所述第一突發(fā)長度大于第三突發(fā)長度，則所述第一時長為所述第三突發(fā)長度對應的數(shù)據(jù)寫入時長；所述第三突發(fā)長度為在所述存儲器所支持的突發(fā)長度中除最大值以外的其余取值中選取的一個取值。

13、在一些實施例中，所述生成電路包括：第二獲取模塊、比較模塊、第二生成模塊以及第二編碼模塊；

14、所述第二獲取模塊，用于響應于接收到的初始信號，在第一寄存器中確定所述第一突發(fā)長度，并輸出所述第一突發(fā)長度；

15、所述比較模塊，用于接收所述第一突發(fā)長度，并根據(jù)所述第一突發(fā)長度和所述第三突發(fā)長度，輸出比較結果；所述比較結果用于表征所述第一突發(fā)長度和所述第三突發(fā)長度的大小關系；

16、所述第二生成模塊，用于若確定所述比較結果表征所述第一突發(fā)長度大于所述第三突發(fā)長度，則輸出第一信號；

17、所述第二編碼模塊，用于接收所述第一突發(fā)長度，并根據(jù)所述第一突發(fā)長度和第二對應關系，輸出指示信號；所述第二對應關系表征突發(fā)長度和指示信號二者的對應關系。

18、在一些實施例中，所述生成電路，還包括：

19、第三生成模塊，所述第三生成模塊和所述比較模塊連接，所述第三生成模塊用于若確定所述比較結果表征所述第一突發(fā)長度小于等于所述第三突發(fā)長度，則生成有效電平的寬度為第二值的第三信號，并確定所述第三信號為第一信號，并將所述第一信號輸出至所述延時電路；所述第二值為所述第一突發(fā)長度對應的數(shù)據(jù)寫入時長。

20、在一些實施例中，所述輸出電路中包括數(shù)據(jù)選擇器和多個第一處理模塊；其中，

21、所述第一處理模塊用于接收所述第二信號，并增加所述第二信號的有效電平的寬度，得到第一候選信號；其中，不同第一處理模塊輸出的第一候選信號的有效電平的寬度不同；

22、所述數(shù)據(jù)選擇器用于接收所述生成電路輸出的指示信號以及第一候選信號，并根據(jù)所述指示信號，在多個第一候選信號中確定并輸出所述片內(nèi)終結信號。

23、在一些實施例中，所述輸出電路包括：多個第二處理模塊、與所述第二處理模塊對應的開關模塊；

24、所述第二處理模塊，用于接收所述第二信號，并增加所述第二信號的有效電平的寬度，得到第二候選信號；其中，不同第二處理模塊輸出的第二候選信號的有效電平的寬度不同；

25、所述開關模塊，用于接收所述指示信號，并響應于所述指示信號控制導通所述開關模塊，確定與所述開關模塊連接的第二處理模塊產(chǎn)生的第二候選信號為片內(nèi)終結信號，并輸出所述片內(nèi)終結信號。

26、在一些實施例中，所述第二信號的有效沿和所述第一信號的有效沿二者之間的延時時長為第三值和第一損耗時間二者之間的差值；

27、其中，所述第三值為存儲器的寫入延遲和所述終結電阻的狀態(tài)切換時長二者之和；所述第一損耗時間為片內(nèi)終結信號的輸出端傳輸至片內(nèi)終結信號的接收端的傳輸時間。

28、在一些實施例中，所述延時電路包括采樣模塊和第三處理模塊；所述采樣模塊和所述第三處理模塊連接；

29、所述采樣模塊，用于接收所述第一信號，并響應于所述時鐘信號，對所述第一信號進行采樣；若確定采樣到的采樣信號的電平值為有效值，則輸出移位信號；所述移位信號的有效電平時期的寬度和所述第一信號的有效電平時期的寬度相同；

30、所述第三處理模塊，用于根據(jù)預設延時時長，對接收到的所述移位信號進行延時處理，輸出第二信號，其中，所述預設延時時長為所述第三值和第二損耗時間之間的差值；所述第二損耗時間為所述采樣模塊采樣到所述第一信號的有效值的時間和所述采樣模塊接收到位于有效值的第一信號的時間二者之間的差值。

31、第二方面，本公開提供一種存儲系統(tǒng)，所述存儲系統(tǒng)包括具有片內(nèi)終結控制電路的存儲器、以及如第一方面中任一項所述的片內(nèi)終結信號產(chǎn)生電路。

32、本公開提供的片內(nèi)終結信號產(chǎn)生電路及存儲系統(tǒng)，應用于存儲系統(tǒng)，所述存儲系統(tǒng)包括具有片內(nèi)終結控制電路的存儲器，所述片內(nèi)終結信號產(chǎn)生電路包括：生成電路、延時電路以及輸出電路；其中，所述生成電路，用于接收初始信號,響應于時鐘信號，輸出第一信號和指示信號；其中，所述初始信號用于指示調(diào)整數(shù)據(jù)端的終結電阻的狀態(tài)；所述指示信號用于指示第一突發(fā)長度；所述第一突發(fā)長度為存儲器當前的突發(fā)長度；所述第一信號的有效電平時期為第一時長；所述延時電路，用于接收所述第一信號，并對所述第一信號進行延時處理，輸出第二信號；所述輸出電路，用于接收所述指示信號、所述第二信號，輸出片內(nèi)終結信號，所述片內(nèi)終結控制電路接收所述片內(nèi)終結信號以調(diào)整數(shù)據(jù)端的終結電阻的狀態(tài)；其中，所述片內(nèi)終結信號的有效電平的寬度根據(jù)所述指示信號選擇生成。進而，基于上述片內(nèi)終結信號產(chǎn)生電路生成用于控制rtt狀態(tài)的片內(nèi)終結信號，以確保數(shù)據(jù)寫入的準確性。