專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，例如涉及包括非易失性存儲(chǔ)單元晶體管和包含有邏輯單元晶體管的外圍電路的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
作為電性可改寫的非易失性存儲(chǔ)器，眾所周知一種結(jié)構(gòu)，該結(jié)構(gòu)是在成為溝道的半導(dǎo)體區(qū)域上層疊具有電荷保持功能的浮置柵極結(jié)構(gòu)、通過浮置柵極結(jié)構(gòu)對(duì)溝道施加電場(chǎng)的控制柵極結(jié)構(gòu)的構(gòu)成。浮置柵極結(jié)構(gòu)含有用絕緣層進(jìn)行絕緣的硅層或者形成具有電荷存儲(chǔ)功能的氮化膜的氧化膜和氮化膜和氧化膜的疊層而形成。
通過對(duì)浮置柵極結(jié)構(gòu)選擇性注入電子，來進(jìn)行編程(寫入)。當(dāng)對(duì)控制柵極結(jié)構(gòu)施加規(guī)定電壓時(shí)，根據(jù)浮置柵極結(jié)構(gòu)中有無電荷，來改變溝道的導(dǎo)電性，就能夠讀出所寫入的信息。通過從浮置柵極結(jié)構(gòu)中排出電子，就可以擦除所寫入的信息。
為了減少寫入到浮置柵極結(jié)構(gòu)中的電荷的泄漏，優(yōu)選用優(yōu)良的絕緣膜覆蓋浮置柵極結(jié)構(gòu)的側(cè)壁。例如，由用絕緣層夾持的硅層來形成浮置電極，并熱氧化其側(cè)壁。用熱氧化膜等優(yōu)質(zhì)絕緣膜包覆的浮置柵電極可提高電荷保持特性。在用氧化膜·氮化膜·氧化膜來形成浮置柵極結(jié)構(gòu)的情況下，也能夠通過用氧化膜等覆蓋側(cè)面來提高電荷保持特性。
系統(tǒng)級(jí)LSI等半導(dǎo)體集成電路器件提高了集成度，同時(shí)包含有非易失性存儲(chǔ)器、非易失性存儲(chǔ)器驅(qū)動(dòng)用的高電壓絕緣柵極場(chǎng)效應(yīng)(簡(jiǎn)記為MOS)晶體管、邏輯電路用低電壓MOS晶體管等的多種半導(dǎo)體元件而構(gòu)成。邏輯電路用低電壓MOS晶體管為了提高操作速度，在縮短?hào)艠O長(zhǎng)度的同時(shí)，還使柵絕緣膜變薄而形成。
盡可能將相同的工藝兼用在多種半導(dǎo)體元件的制造中，由此來設(shè)計(jì)半導(dǎo)體集成電路的制造工藝。例如用與非易失性存儲(chǔ)元件的控制柵電極相同的硅層來形成MOS晶體管的柵電極。
在熱氧化浮置柵電極的側(cè)壁的工藝中，也對(duì)MOS晶體管的柵電極的側(cè)壁進(jìn)行熱氧化。進(jìn)行熱氧化時(shí)，在硅基板及其上的絕緣層的界面處、以及硅層和絕緣膜的界面處就會(huì)侵入氧化種源(酸化種)，形成稱為鳥嘴(bird′sbeak)的氧化區(qū)域。
縮短?hào)艠O長(zhǎng)度并采用薄的柵絕緣膜來形成低電壓MOS晶體管。在柵絕緣膜端部產(chǎn)生鳥嘴時(shí)，就會(huì)加厚柵電極端部之下的柵絕緣膜，降低MOS晶體管的驅(qū)動(dòng)電流。
此外，通過采用另外的掩膜的另外的工藝，來圖形成型非易失性存儲(chǔ)器的疊層?xùn)艠O結(jié)構(gòu)和MOS晶體管的單層?xùn)艠O結(jié)構(gòu)。為此，掩膜重合的余量重疊。當(dāng)1次的掩膜重合的余量為0.2μm時(shí)，則2次的掩膜重合的余量就為0.28μm。掩膜重合余量的增大就成為高集成化的障礙。
日本專利申請(qǐng)?zhí)亻_平10-223782提出有一種以基板內(nèi)的擴(kuò)散區(qū)域形成控制柵電極的非易失性存儲(chǔ)元件。在半導(dǎo)體基板上形成具有控制柵極的功能的低電阻區(qū)域，并形成從存儲(chǔ)晶體管的溝道區(qū)上方延伸到具有控制柵電極的功能的低電阻區(qū)域上方的浮置柵電極。能夠在與形成存儲(chǔ)晶體管的源/漏區(qū)相同的工序中形成控制柵電極，能夠簡(jiǎn)化非易失性存儲(chǔ)器的制造工序。
專利文獻(xiàn)1日本專利申請(qǐng)?zhí)亻_平10-223782號(hào)公報(bào)。
發(fā)明的公開本發(fā)明的目的在于提供一種半導(dǎo)體器件，其具有高保持能力的存儲(chǔ)元件和具有高驅(qū)動(dòng)電流的絕緣柵極的場(chǎng)效應(yīng)晶體管。
本發(fā)明的其它目的在于提供一種半導(dǎo)體器件，其在提高非易失性存儲(chǔ)元件的存儲(chǔ)保持能力的同時(shí)，還能夠防止具有邏輯電路的絕緣柵極的場(chǎng)效應(yīng)晶體管的驅(qū)動(dòng)電極的降低。
本發(fā)明的目的在于提供一種制造這種半導(dǎo)體器件的制造方法。
本發(fā)明的其它目的在于提供一種以高精度制造這種半導(dǎo)體器件的半導(dǎo)體器件的制造方法。
本發(fā)明的其它目的在于提供一種高效制造這種半導(dǎo)體器件的半導(dǎo)體器件的制造方法。
根據(jù)本發(fā)明的一種觀點(diǎn)，提供一種半導(dǎo)體器件，該半導(dǎo)體器件包括半導(dǎo)體基板，其在表面上具有第一元件區(qū)域和第二元件區(qū)域；雙重柵極型的第一晶體管，其形成于上述第一元件區(qū)域上，具有第一長(zhǎng)度的柵極鳥嘴，柵極側(cè)壁由熱氧化膜覆蓋，具有浮置柵極和控制柵極；第二晶體管，其形成于上述第二元件區(qū)域上，具有柵電極，該柵電極具有比第一長(zhǎng)度短的第二長(zhǎng)度的柵極鳥嘴，上述第一晶體管作為可電性改寫·擦除的非易失性存儲(chǔ)元件進(jìn)行工作，并且上述第二晶體管作為邏輯電路元件進(jìn)行工作。
根據(jù)本發(fā)明的其它觀點(diǎn)，提供一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件的制造方法包括(a)在半導(dǎo)體基板上形成元件分離區(qū)域、界定出第一和第二區(qū)域的工序；(b)在上述第一有源區(qū)域上形成浮置柵極結(jié)構(gòu)用疊層的工序；(c)在上述浮置柵極結(jié)構(gòu)用疊層上方和上述第二有源區(qū)域上方形成柵電極用導(dǎo)電層和掩膜用絕緣層的疊層的工序；(d)將上述掩膜用絕緣層圖形成型為柵電極形狀的工序；(e)掩蔽上述第二有源區(qū)域、在上述第一有源區(qū)域中將上述掩膜用絕緣層作為蝕刻掩膜、對(duì)上述柵電極用導(dǎo)電層和上述浮置柵極結(jié)構(gòu)用疊層進(jìn)行蝕刻、圖形成型浮置柵極結(jié)構(gòu)和控制柵極結(jié)構(gòu)的工序；(f)至少在浮置柵極結(jié)構(gòu)的側(cè)壁上形成氧化膜的工序；(g)掩蔽上述第一區(qū)域、在上述第二區(qū)域中將上述掩膜用絕緣層作為蝕刻掩膜、對(duì)上述柵電極用導(dǎo)電層進(jìn)行蝕刻、圖形成型絕緣柵極結(jié)構(gòu)的工序。
附圖的簡(jiǎn)單說明

圖1A～圖1N是表示根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的制造方法的主要工序的剖面圖。
圖2是放大表示根據(jù)第一實(shí)施例制造的柵電極的結(jié)構(gòu)的剖面圖。
圖3A、3B是說明非易失性存儲(chǔ)元件的工作的圖。
圖4A～4D是表示根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的制造方法的主要工序的剖面圖。
圖5A～5E是表示根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體器件的制造方法的主要工序的剖面圖。
圖6A～6E是表示根據(jù)本發(fā)明的第四實(shí)施例的半導(dǎo)體器件的制造方法的主要工序的剖面圖。
圖7A～7G是簡(jiǎn)要說明具有單層?xùn)烹姌O的半導(dǎo)體非易失性存儲(chǔ)元件的結(jié)構(gòu)及其工作的平面圖和剖面圖。
圖8A～8E是簡(jiǎn)要表示根據(jù)本發(fā)明的第五實(shí)施例的半導(dǎo)體器件的制造方法的主要工序的剖面圖。
圖9A～9D是簡(jiǎn)要表示根據(jù)本發(fā)明的第六實(shí)施例的半導(dǎo)體器件的制造方法的主要工序的剖面圖。
實(shí)施發(fā)明的最佳方式以下，參照附圖來說明本發(fā)明的實(shí)施例。
可改寫的無源半導(dǎo)體存儲(chǔ)器，在編程或擦除時(shí)需要高電壓。當(dāng)將編程電路和擦除電路在非易失性存儲(chǔ)器電路中集成化時(shí)，必須將高電壓場(chǎng)效應(yīng)(簡(jiǎn)記為MOS)晶體管集成化。為了降低功耗，用低電壓MOS晶體管來構(gòu)成邏輯電路。當(dāng)將非易失性存儲(chǔ)器電路和邏輯電路集成化時(shí)，就會(huì)產(chǎn)生將低電壓MOS晶體管集成化的需要。
(實(shí)施例1)圖1A～1N是表示根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的制造方法的剖面圖。
如圖1A所示，在硅基板等的半導(dǎo)體基板1的一個(gè)表面上形成淺槽2，并通過埋入絕緣膜并去除表面上的絕緣膜，形成淺槽隔離(STI)3。利用局部氧化(LOCOS)就能夠形成元件分離區(qū)域。界定出由STI包圍的區(qū)域AR1、AR2、AR3。區(qū)域AR1是形成非易失性存儲(chǔ)元件的區(qū)域，區(qū)域AR2是形成邏輯電路的低電壓MOS晶體管的區(qū)域，區(qū)域AR3是形成用于控制非易失性存儲(chǔ)元件的高電壓MOS晶體管的區(qū)域。
將半導(dǎo)體基板1加熱到800℃～1100℃，在氧化性環(huán)境中形成6nm～12nm厚度的熱氧化膜4。此熱氧化膜4構(gòu)成非易失性存儲(chǔ)元件的隧道氧化膜。
如圖1B所示，通過化學(xué)氣相沉積(CVD)，在隧道氧化膜4之上形成厚度50nm～100nm的非晶硅膜5，該非晶硅膜5具有非易失性存儲(chǔ)元件的浮置柵電極的功能并摻雜了1×1020cm-3～3×1021cm-3的作為n型雜質(zhì)的磷。再有，也可以在形成未摻雜的非晶硅膜之后，通過離子注入來摻雜磷。
在非晶硅膜5之上，利用溫度700℃～800℃的CVD，形成厚度4nm～8nm的氧化硅膜6，利用溫度650℃～800℃的CVD，形成厚度5nm～10nm的氮化硅膜7。在氧化性環(huán)境中的900℃～1000℃下，在氮化硅膜7的表面上形成厚度3nm～10nm的熱氧化膜8。通過上面及此后的加熱處理，將非晶硅膜轉(zhuǎn)變?yōu)槎嗑Ч枘?。由此在硅?上形成了氧化膜-氮化膜-氧化膜(ONO膜)的疊層。
如圖1C所示，用抗蝕劑掩膜9覆蓋區(qū)域AR1的表面，利用蝕刻去除區(qū)域AR2、AR3的ONO膜、硅膜5和隧道氧化膜4。在區(qū)域AR2、AR3中，暴露出硅表面。此后，去除抗蝕劑掩膜9。
如圖1D所示，在暴露出的硅表面上用800℃～1100℃的熱氧化來形成厚度10nm～50nm的熱氧化膜。此熱氧化膜加上接下來形成的熱氧化膜，就構(gòu)成了高電壓MOS晶體管的柵氧化膜。利用蝕刻去除區(qū)域AR2的熱氧化膜。然后通過溫度700℃～1100℃的熱氧化，在區(qū)域AR2的表面上形成厚度1.5nm～8nm的熱氧化膜12。此氧化膜構(gòu)成低電壓MOS晶體管的柵氧化膜。
由此在區(qū)域AR2形成適合于低電壓MOS晶體管的薄柵氧化膜，在區(qū)域AR3形成適合于高電壓MOS晶體管的厚氧化膜。
如圖1E所示，通過CVD，在硅基板表面上形成摻雜了5×1020cm-3～5×1021cm-3的作為n型雜質(zhì)的磷的厚度150nm～250nm的非晶硅膜14。也可以在形成未摻雜的非晶硅膜之后，通過離子注入來摻雜磷。
在優(yōu)選低電阻化的情況下，也可以通過CVD在非晶硅膜上生長(zhǎng)厚度100nm～200nm的硅化鎢(WSi)膜。
進(jìn)一步生長(zhǎng)厚度20nm～150nm的等離子體氮化膜15作為硬掩膜層。代替等離子體氮化膜，還可以采用等離子體氮氧化膜、等離子體氧化膜等的硬掩膜層。由此，形成成為柵電極的導(dǎo)電層及其上的硬掩膜層的疊層。在硬掩膜層15之上形成柵電極形狀的抗蝕劑圖形16。
如圖1F所示，將抗蝕劑圖形16作為蝕刻掩膜，對(duì)其之下的硬掩膜層15進(jìn)行蝕刻。將硬掩膜層15圖形成型為柵電極形狀。此后去除抗蝕劑圖形16。
如圖1G所示，用抗蝕劑掩膜17來覆蓋區(qū)域AR2、AR3，在區(qū)域AR1將硬掩膜15作為蝕刻掩膜，對(duì)硅層14、ONO膜6、7、8、硅層5進(jìn)行蝕刻。圖形成型非易失性存儲(chǔ)元件的柵電極。此后去除抗蝕劑掩膜17。
如圖1H所示，在氧化性環(huán)境中將基板加熱到800℃～900℃，并在暴露出的硅層側(cè)壁上形成厚度3nm～10nm的熱氧化膜18。此時(shí)，在熱氧化硅層5、14的側(cè)壁的同時(shí)，在硅基板1、硅層5、14與絕緣層的界面處就會(huì)侵入氧化種源，在絕緣層端部形成鳥嘴。
在區(qū)域AR2、AR3中，在硅層14的表面上形成氧化膜18。硅基板1表面由柵氧化膜11、12、硅膜14覆蓋，可防止氧化。
圖2放大示出了非易失性存儲(chǔ)元件和MOS晶體管的柵電極結(jié)構(gòu)。雖然在氧化膜4、6、8的端部形成有鳥嘴，但在氧化膜12(11)中并沒有產(chǎn)生鳥嘴。
如圖1I所示，用抗蝕劑掩膜19覆蓋區(qū)域AR2、AR3表面，在區(qū)域AR1中，以加速能量30keV～70keV、劑量1×1014cm-2～1×1015cm-2離子注入磷離子，形成低濃度n型區(qū)域21。雖然圖中示出了只在柵電極的單側(cè)形成了低濃度n型區(qū)域21的情況，但也可以在兩側(cè)形成低濃度n型區(qū)域21。
再有，以加速能量30keV～60keV、劑量2×1015cm-2～7×1015cm-2注入砷離子，形成高濃度n型區(qū)域22。由此，在柵電極兩側(cè)形成高雜質(zhì)濃度的源/漏區(qū)22、形成至少包圍其一方的低濃度的n型區(qū)域21。低濃度的n型區(qū)域21具有在從硅層5中提取電荷時(shí)提高效率的功能。
如圖1J所示，用抗蝕劑掩膜23覆蓋區(qū)域AR1，在區(qū)域AR2、AR3中將硬掩膜15作為蝕刻掩膜，對(duì)硅層14進(jìn)行蝕刻。在區(qū)域AR2、AR3中圖形成型柵電極。此后去除抗蝕劑掩膜23。
如圖1K所示，在圖形成型區(qū)域AR2、AR3的柵電極之后，進(jìn)行離子注入，形成源/漏區(qū)的低濃度擴(kuò)展區(qū)25。在形成CMOS電路的情況下，采用掩膜而選擇性露出p溝道區(qū)、n溝道區(qū)，區(qū)分p型雜質(zhì)、n型雜質(zhì)。
如圖1L所示，在硅基板表面上利用CVD沉積氧化硅膜等的絕緣膜，通過進(jìn)行反應(yīng)離子蝕刻(RIE)等的各向異性蝕刻，來去除平坦表面上的絕緣膜，在柵極結(jié)構(gòu)側(cè)壁上形成側(cè)壁間隔26。當(dāng)殘留有柵電極上的硬掩膜層15時(shí)，利用蝕刻將其去除。
如圖1M所示，用抗蝕劑掩膜27來覆蓋區(qū)域AR1，對(duì)區(qū)域AR2、AR3離子注入高濃度的雜質(zhì)，形成高濃度的源/漏區(qū)28。在CMOS電路的情況下，與上述方法相同，在n溝道區(qū)域和p溝道區(qū)域中區(qū)分雜質(zhì)。此后去除抗蝕劑掩膜27。利用退火處理使離子注入的雜質(zhì)活化。通過這些熱處理，硅層14也成為多晶硅層。
如圖1N所示，在基板表面上沉積Co膜，通過進(jìn)行硅化反應(yīng)，在硅表面上形成CoSi膜29。去除未反應(yīng)的Co。此后，在基板表面上形成層間絕緣膜30，通過化學(xué)機(jī)械拋光(CMP)，在表面平坦化之后，采用抗蝕劑掩膜形成接觸孔。沉積埋入接觸孔的阻擋金屬層、W層，通過CMP去除平坦表面上的金屬層，形成W插塞31。
由此，在區(qū)域AR1形成非易失性存儲(chǔ)元件，在區(qū)域AR2形成低電壓MOS晶體管，在區(qū)域AR3形成高電壓MOS晶體管。由于MOS晶體管防止了鳥嘴的發(fā)生，所以能夠保持高的驅(qū)動(dòng)特性。由于由一次的掩模工序來定位各個(gè)半導(dǎo)體元件的柵電極，因此就減少了位置重合的余量。
圖2放大示出了通過上述工序形成的非易失性存儲(chǔ)元件的柵電極和MOS晶體管的柵電極。在非易失性存儲(chǔ)元件中，在成為浮置柵電極的硅層5的側(cè)壁之上形成熱氧化膜18，減少在硅層5中保持的電荷的泄漏。再有，形成熱氧化膜18時(shí)，在硅基板1、硅層5、14和絕緣層4、6、8的界面處會(huì)侵入氧化種源，從而形成鳥嘴。
在MOS晶體管的柵電極中，在相同厚度的柵氧化膜12(11)之上形成硅柵電極14。由于在柵氧化膜12(11)中未產(chǎn)生鳥嘴，就能將施加到柵電極的電壓高效地施加到溝道層，保證MOS晶體管的驅(qū)動(dòng)能力。
圖3A示出了向非易失性存儲(chǔ)元件寫入信息的操作。將源區(qū)S接地，在漏區(qū)D上施加5V電壓，在控制柵極CG上施加10V的高電壓。利用高電場(chǎng)，從源區(qū)S向漏區(qū)D輸送的電子變?yōu)闊犭娮?，并從溝道區(qū)注入到浮置柵極區(qū)域FG。由此進(jìn)行編程(寫入)。
圖3B示出了信息的擦除。在控制柵極CG上施加-10V的電壓，在具有低濃度區(qū)域22的源區(qū)S上施加5V的電壓。在隧道氧化膜4上施加高電場(chǎng)，浮置柵極FG的電子就利用FN隧道效應(yīng)通過隧道氧化膜4，被抽取到源區(qū)的低濃度區(qū)域22中。此時(shí)，優(yōu)選另一個(gè)漏區(qū)D成為電浮動(dòng)狀態(tài)(浮置)。
在以上說明的實(shí)施例中，由于在非易失性存儲(chǔ)元件的浮置柵電極側(cè)壁上形成熱氧化膜，允許鳥嘴的發(fā)生。在低電壓MOS晶體管和高電壓MOS晶體管不會(huì)發(fā)生鳥嘴。
在高電壓用MOS晶體管中，即使在柵電極端部發(fā)生鳥嘴，在操作上也沒有太大妨礙，具有提高耐壓的功能。
(實(shí)施例2)圖4A～4D示出了根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的制造方法。以下，主要說明與第一實(shí)施例的不同點(diǎn)。
圖4A示出了與圖1F相同的狀態(tài)。在區(qū)域AR1中，在隧道氧化膜4上形成成為浮置柵極的硅層5、ONO膜6、7、8和成為控制柵極的硅層14，采用抗蝕劑掩膜16圖形成型其之上的硬掩膜層15。在區(qū)域AR2、AR3中，在柵氧化膜12、11上形成硅層14，采用抗蝕劑掩膜16圖形成型其之上的硬掩膜層15。
如圖4B所示，用抗蝕劑掩膜17覆蓋區(qū)域AR2，在區(qū)域AR1、AR3中將硬掩膜層15作為蝕刻掩膜，蝕刻其下的硅層14、ONO膜6、7、8和硅層5。圖形成型非易失性存儲(chǔ)元件的柵電極結(jié)構(gòu)和高電壓MOS晶體管的柵電極。此后去除抗蝕劑掩膜17。
如圖4C所示，在氧化性環(huán)境中，在柵電極結(jié)構(gòu)的側(cè)壁上形成熱氧化膜18。在非易失性存儲(chǔ)元件和高電壓MOS晶體管的柵電極側(cè)壁上形成熱氧化膜的同時(shí)，產(chǎn)生鳥嘴。在形成低電壓MOS晶體管的區(qū)域AR2中，在硅層14的表面上形成熱氧化膜18。用柵氧化膜12、硅層14來覆蓋硅基板1的表面，能夠防止在柵電極下方產(chǎn)生鳥嘴。
此后進(jìn)行與圖1I～1N相同的工序，制成非易失性存儲(chǔ)元件和MOS晶體管的結(jié)構(gòu)。
圖4D示出了所形成的結(jié)構(gòu)。在硅表面上形成硅化物層29，并用層間絕緣膜30加以覆蓋。形成貫穿層間絕緣膜的W(鎢)插塞31。在此半導(dǎo)體器件中，非易失性存儲(chǔ)元件和低電壓MOS晶體管具有與第一實(shí)施例相同的結(jié)構(gòu)。用熱氧化膜18覆蓋高電壓MOS晶體管的柵電極側(cè)壁。在高電壓MOS晶體管的柵電極端部之下形成在形成熱氧化膜時(shí)產(chǎn)生的鳥嘴，提高高電壓MOS晶體管的耐壓。
在第一、第二實(shí)施例中，采用硅層來制造浮置柵極結(jié)構(gòu)。具有電荷存儲(chǔ)能力的浮置柵極結(jié)構(gòu)也可以采用ONO膜來形成。
(實(shí)施例3)圖5A～5E示出了根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體器件的制造方法。
如圖5A所示，在形成STI3的硅基板1的表面上，通過800℃～1100℃的熱氧化，形成厚度3nm～8nm的熱氧化膜6，在此熱氧化膜6上通過650℃～800℃的CVD形成厚度5nm～10nm的氮化膜、通過900℃～1000℃的熱氧化形成厚度3nm～10nm的熱氧化膜8。再有，也可以通過CVD在氮化膜7上形成氧化膜。由此就形成了ONO膜。再有，與上述實(shí)施例相同，也可以采用LOCOS代替STI。
形成覆蓋區(qū)域AR1的抗蝕劑圖形9。將抗蝕劑圖形9作為蝕刻掩膜，蝕刻區(qū)域AR2、AR3之上的ONO膜6、7、8。此后去除抗蝕劑圖形9。
如圖5B所示，在區(qū)域AR3上利用800℃～1000℃的熱氧化來形成厚度5nm～50nm的熱氧化膜11。一旦去除區(qū)域AR2的熱氧化膜，就利用700℃～1000℃的熱氧化在區(qū)域AR2上新形成厚度1.5nm～8nm的熱氧化膜12。
如圖5C所示，利用CVD，在ONO膜6、7、8、柵氧化膜11、12之上生長(zhǎng)具有控制柵電極和柵電極功能的厚度150nm～250nm的非晶硅層14。在非晶硅層14之上通過等離子體CVD，生長(zhǎng)具有硬掩膜功能的厚度20nm～150nm的等離子體氮化膜。
在硬掩膜層15之上形成具有柵電極形狀的抗蝕劑圖形16。將抗蝕劑圖形16作為蝕刻掩膜，將硬掩膜層15圖形成型為柵電極形狀。此后，進(jìn)行與圖1G所示工序相同的工序，圖形成型非易失性存儲(chǔ)元件的柵電極結(jié)構(gòu)。在區(qū)域AR2、AR3中，硅層14未被圖形成型而殘留下來。
如圖5D所示，在非易失性存儲(chǔ)元件的柵電極結(jié)構(gòu)側(cè)壁上形成熱氧化膜18。在區(qū)域AR2、AR3中，在硅層14的表面形成氧化膜18。在柵電極下未生長(zhǎng)鳥嘴。
進(jìn)行與第一實(shí)施例中的圖1I～1N所示工序相同的工序，形成非易失性存儲(chǔ)元件、MOS晶體管的結(jié)構(gòu)。
圖5E示出了所形成的各個(gè)半導(dǎo)體元件的結(jié)構(gòu)。非易失性存儲(chǔ)元件是利用溝道區(qū)上的ONO膜6、7、8、硅層的浮置柵電極14來形成柵電極結(jié)構(gòu)，利用氧化膜18來覆蓋其側(cè)壁。在區(qū)域AR2、AR3中，在柵氧化膜11、12之上形成硅層的柵電極14，而不形成側(cè)壁上的薄氧化膜18。
在第三實(shí)施例中，在高電壓MOS晶體管的柵電極之下，也不會(huì)發(fā)生鳥嘴。在高電壓MOS晶體管的柵電極也可以形成與第二實(shí)施例相同的鳥嘴。
(實(shí)施例4)圖6A～6E示出了根據(jù)本發(fā)明的第四實(shí)施例的半導(dǎo)體器件的制造方法。以下，主要說明與第三實(shí)施例的不同點(diǎn)。
圖6A示出了與圖5C相同的狀態(tài)。在硬掩膜層15之上形成柵電極形狀的抗蝕劑圖形16。將抗蝕劑圖形16作為蝕刻掩膜，蝕刻硬掩膜15。
如圖6B所示，用抗蝕劑掩膜17覆蓋區(qū)域AR2，在區(qū)域AR1、AR3中，將硬掩膜層15作為蝕刻掩膜，圖形成型其之下的柵電極層14。此后去除抗蝕劑掩膜17。
如圖6C所示，在區(qū)域AR1、AR3中，在柵電極結(jié)構(gòu)的側(cè)壁上形成熱氧化膜等的保護(hù)氧化膜18。在區(qū)域AR2中，在硅層14之上形成氧化膜18。在柵電極下方就不會(huì)發(fā)生鳥嘴。
此后，與圖1I的工序相同，形成只暴露出區(qū)域AR1的抗蝕劑掩膜，進(jìn)行非易失性存儲(chǔ)元件的源/漏區(qū)的離子注入。
如圖6D所示，用抗蝕劑掩膜23覆蓋區(qū)域AR1、AR3，在區(qū)域AR2中將硬掩膜15作為蝕刻掩膜，進(jìn)行硅層14的蝕刻。在區(qū)域AR2中圖形成型柵電極14。
此后，進(jìn)行與從圖1K至1N所示工序相同的工序，制成非易失性存儲(chǔ)元件和MOS晶體管的結(jié)構(gòu)。
圖6E示出了所形成的半導(dǎo)體器件的結(jié)構(gòu)。在非易失性存儲(chǔ)元件的柵電極結(jié)構(gòu)和高電壓MOS晶體管的柵電極側(cè)壁上形成有保護(hù)氧化膜18。在形成保護(hù)氧化膜的同時(shí)，在柵電極下部形成鳥嘴。高電壓MOS晶體管的鳥嘴提高了柵電極結(jié)構(gòu)的耐壓。
圖7A～7G示出了具有在基板內(nèi)形成了控制柵電極的單層?xùn)烹姌O的非易失性存儲(chǔ)元件的結(jié)構(gòu)。圖7A是平面圖，圖7B、7C是沿圖7A中的點(diǎn)劃線VIIB-VIIB線和VIIC-VIIC線的剖面圖。
在圖7A中，使用兩個(gè)區(qū)域來形成非易失性存儲(chǔ)元件。在圖中上方的區(qū)域AR1a中，在浮置柵電極FG的兩側(cè)形成源區(qū)S和漏區(qū)D。圖中下方的區(qū)域AR1b是以高濃度摻雜了雜質(zhì)的低電阻區(qū)域構(gòu)成的控制柵極區(qū)域CG。浮置柵極FG在橫截區(qū)域AR1a的同時(shí)，延伸到區(qū)域AR1b上，并延伸到控制柵極區(qū)域的廣闊面積上。
圖7B示出了在區(qū)域AR1a形成的晶體管結(jié)構(gòu)。源區(qū)S是在高濃度區(qū)域的周圍形成低濃度區(qū)域，能夠提高擦除工作。
圖7C示出了從晶體管結(jié)構(gòu)延伸到控制柵極區(qū)域上的浮置柵電極FG的結(jié)構(gòu)。在用由局部氧化膜形成的元件分離區(qū)域LOCOS界定出的有源區(qū)域內(nèi)，利用高濃度區(qū)域來形成控制柵極CG。浮置柵極FG與控制柵極CG隔著絕緣膜而相對(duì)向，通過在控制柵極上施加電壓，就能夠通過浮置柵極FG對(duì)晶體管區(qū)域的溝道區(qū)施加電壓。
圖7D、7E是說明編程操作的剖面圖。設(shè)源區(qū)S為0V，在漏區(qū)D上施加5V。在控制柵極區(qū)域CG上施加10V電壓。在晶體管結(jié)構(gòu)中利用強(qiáng)電場(chǎng)將從源區(qū)S流向漏區(qū)D的電子變成熱電子，并注入到浮置柵極FG。由于浮置柵極FG從晶體管區(qū)域一直延伸至控制柵極上方，因此如圖7E所示，浮置柵極FG整體帶電。
圖7F、7G示出了擦除操作。在源區(qū)S上施加15V的高電壓，控制柵極CG為0V。漏區(qū)D也為0V?？刂茤艠OCG的電壓控制浮置柵極的電位(ポテンシアル)。保持在浮置柵極FG內(nèi)的電子受高電場(chǎng)的引導(dǎo)，由于FN隧道效應(yīng)而從浮置柵極FG移動(dòng)到源區(qū)S的低濃度區(qū)域。擦除浮置柵極FG的電荷。
(實(shí)施例5)圖8A～8E示出了根據(jù)第五實(shí)施例的、將上述單層?xùn)烹姌O用作非易失性存儲(chǔ)元件的半導(dǎo)體器件的制造方法。
如圖8A所示，在形成有STI3的硅基板1的表面上，形成非易失性存儲(chǔ)元件用隧道氧化膜4、低電壓MOS晶體管用柵氧化膜12、高電壓MOS晶體管用柵氧化膜11，并在它們之上形成硅層41。硅層41在構(gòu)成非易失性存儲(chǔ)元件的浮置柵極的同時(shí)，構(gòu)成MOS晶體管的柵電極。再有，也可以使用LOCOS代替STI。
在硅層41上形成氮化硅等的硬掩膜層15，在其上形成柵電極形狀的抗蝕劑圖形16。此狀態(tài)相當(dāng)于在圖5C的狀態(tài)下，用隧道氧化膜4來替換ONO膜6、7、8的情況。
將抗蝕劑圖形16作為蝕刻掩膜，進(jìn)行硬掩膜15的蝕刻。此后去除抗蝕劑圖形16。
如圖8B所示，用抗蝕劑掩膜17覆蓋區(qū)域AR2、AR3，在區(qū)域AR1中將硬掩膜15作為蝕刻掩膜，并進(jìn)行硅層41的蝕刻。此后去除抗蝕劑掩膜17。
如圖8C所示，在區(qū)域AR1中，在已圖形成型的硅層41的側(cè)壁上形成保護(hù)氧化膜18。在區(qū)域AR2、AR3中，在硅層41表面上形成保護(hù)氧化膜18。此后，與上述實(shí)施例相同，在非易失性存儲(chǔ)元件區(qū)域中，進(jìn)行源/漏區(qū)及控制柵極區(qū)域的離子注入，圖形成型區(qū)域AR2、AR3的硅層41，并進(jìn)行源/漏區(qū)的擴(kuò)展部的離子注入。
如圖8D所示，在基板表面上沉積氧化硅膜，用掩膜覆蓋區(qū)域AR1的柵電極區(qū)域，進(jìn)行各向異性蝕刻。在區(qū)域AR2、AR3中形成氧化硅膜的側(cè)壁間隔26。在區(qū)域AR1中殘留有覆蓋浮置柵電極的氧化硅膜26x。此后，進(jìn)行區(qū)域AR2、AR3中的高濃度源/漏區(qū)的形成。
如圖8E所示，在源/漏區(qū)及所暴露出的柵電極之上形成硅化物層29，用層間絕緣膜30覆蓋柵電極結(jié)構(gòu)，并在接觸孔內(nèi)埋入W插塞31。完成了半導(dǎo)體器件，該半導(dǎo)體器件包括具有單層?xùn)烹姌O的非易失性存儲(chǔ)元件；低電壓MOS晶體管；高電壓MOS晶體管。在MOS晶體管中未形成鳥嘴，維持高驅(qū)動(dòng)能力。柵電極用掩膜的位置重合為一次。
再有，在高電壓MOS晶體管中也可以形成鳥嘴。
(實(shí)施例6)圖9A～9D示出了根據(jù)本發(fā)明的第六實(shí)施例的半導(dǎo)體器件的制造方法。首先，如圖8A所示，在硅層41上形成硬掩膜圖形15，用抗蝕劑掩膜17覆蓋第二區(qū)域AR2，在區(qū)域AR1、AR3中將硬掩膜15作為蝕刻掩膜，進(jìn)行硅層41的蝕刻。此后去除抗蝕劑掩膜17。
如圖9B所示，在圖形成型為柵電極形狀的硅層41的側(cè)壁上形成保護(hù)氧化膜18。在區(qū)域AR2中硅層41還未被圖形成型，就在硅層41表面上形成氧化膜18。
此后，用抗蝕劑掩膜覆蓋區(qū)域AR2、AR3，進(jìn)行非易失性元件用的離子注入。
如圖9C所示，用抗蝕劑掩膜23覆蓋區(qū)域AR1、AR3，在區(qū)域AR2中將硬掩膜15作為蝕刻掩膜，進(jìn)行硅層41的蝕刻。此后去除抗蝕劑掩膜23。
此后，用抗蝕劑掩膜覆蓋區(qū)域AR1，在區(qū)域AR2、AR3中進(jìn)行源/漏區(qū)的擴(kuò)展部的離子注入。
如圖9D所示，在暴露出的源/漏區(qū)上和暴露出的柵電極之上，形成硅化物層29，并用層間絕緣膜30覆蓋。在層間絕緣膜30中形成接觸孔，形成W插塞31。
在本實(shí)施例中，在高電壓MOS晶體管的柵電極之下形成鳥嘴，并提高柵電極的耐壓。其它方面與第五實(shí)施例相同。
雖然說明了根據(jù)上述實(shí)施例的本發(fā)明，但本發(fā)明不限于此。例如，作為硬掩膜層可以采用各種絕緣物。本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)明白，可以對(duì)本發(fā)明進(jìn)行其它各種變更、改進(jìn)和組合。
產(chǎn)業(yè)上的可利用性本發(fā)明能夠制造一種半導(dǎo)體器件，該半導(dǎo)體器件包括系統(tǒng)級(jí)LSI等的非易失性存儲(chǔ)元件及其它種類的半導(dǎo)體元件。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包括半導(dǎo)體基板，其在表面上具有第一元件區(qū)域和第二元件區(qū)域；雙重柵極型的第一晶體管，其形成于上述第一元件區(qū)域上，具有第一長(zhǎng)度的柵極鳥嘴，柵極側(cè)壁由熱氧化膜覆蓋，具有浮置柵極和控制柵極；第二晶體管，其形成于上述第二元件區(qū)域上，具有柵電極，該柵電極具有比第一長(zhǎng)度短的第二長(zhǎng)度的柵極鳥嘴，上述第一晶體管作為可電性改寫·擦除的非易失性存儲(chǔ)元件進(jìn)行工作，并且上述第二晶體管作為邏輯電路元件進(jìn)行工作。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述半導(dǎo)體基板還包含第三區(qū)域，還具有在上述第三區(qū)域上形成的非易失性存儲(chǔ)元件控制用的其它的柵電極，上述其它的柵電極具有比上述柵電極厚的柵絕緣膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述浮置柵極包括含有氧化膜和氮化膜和氧化膜的界面的絕緣疊層，上述控制柵極包括在上述絕緣疊層之上形成的硅層，上述氮化膜和硅層的側(cè)壁由與上述鳥嘴連續(xù)的氧化膜覆蓋，且上述柵電極包括由與上述硅層相同的硅層形成的電極層。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述浮置柵極包括在上述第一區(qū)域上形成的第一柵絕緣膜和在該第一柵絕緣膜上形成的第一硅層，上述控制柵極包括在上述第一硅層上形成的第二柵絕緣膜和在該第二柵絕緣膜上形成的第二硅層，上述第一、第二硅層的側(cè)壁由與上述鳥嘴連續(xù)的氧化膜覆蓋。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述半導(dǎo)體基板還包括第三區(qū)域，上述控制柵極包括在上述第三區(qū)域內(nèi)形成的低電阻區(qū)域，上述浮置柵極從上述第一區(qū)域延伸到上述第三區(qū)域。
6.一種半導(dǎo)體器件的制造方法，其特征在于，包括(a)在半導(dǎo)體基板上形成元件分離區(qū)域、界定出第一和第二區(qū)域的工序；(b)在上述第一區(qū)域上形成浮置柵極結(jié)構(gòu)用疊層的工序；(c)在上述浮置柵極結(jié)構(gòu)用疊層上方和上述第二有源區(qū)域上方形成柵電極用導(dǎo)電層和掩膜用絕緣層的疊層的工序；(d)將上述掩膜用絕緣層圖形成型為柵電極形狀的工序；(e)掩蔽上述第二區(qū)域、在上述第一區(qū)域中將上述掩膜用絕緣層作為蝕刻掩膜、對(duì)上述柵電極用導(dǎo)電層和上述浮置柵極結(jié)構(gòu)用疊層進(jìn)行蝕刻、圖形成型浮置柵極結(jié)構(gòu)和控制柵極結(jié)構(gòu)的工序；(f)至少在浮置柵極結(jié)構(gòu)的側(cè)壁上形成氧化膜的工序；(g)掩蔽上述第一區(qū)域、在上述第二區(qū)域中將上述掩膜用絕緣層作為蝕刻掩膜、對(duì)上述柵電極用導(dǎo)電層進(jìn)行蝕刻、圖形成型絕緣柵極結(jié)構(gòu)的工序。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于，上述工序(b)是層疊隧道氧化膜、第一硅層和上部柵極絕緣層，或者是形成包括隧道氧化膜及其之上的氮化膜的絕緣疊層。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于，上述工序(a)還界定出第三區(qū)域，上述工序(c)是在上述第二區(qū)域上形成第一厚度的柵絕緣膜，在上述第三區(qū)域上形成比上述第一厚度厚的第二厚度的柵絕緣膜，并在其上層疊上述柵電極用導(dǎo)電層和掩膜用絕緣層。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法，其特征在于，上述工序(e)是在上述第三區(qū)域中也將上述掩膜用絕緣層作為蝕刻掩膜，對(duì)上述柵電極用導(dǎo)電層進(jìn)行蝕刻，圖形成型高電壓用絕緣柵電極，上述工序(f)是在高電壓用絕緣柵電極側(cè)壁上也形成氧化膜。
10.一種半導(dǎo)體器件的制造方法，其特征在于，包括(a)在半導(dǎo)體基板上形成元件分離區(qū)域、并界定出第一、第二、第三區(qū)域的工序；(b)在上述第二區(qū)域上形成低電阻區(qū)域的工序；(c)在上述第一、第二、第三區(qū)域上形成絕緣膜和導(dǎo)電層和掩膜用絕緣層的疊層的工序；(d)將上述掩膜用絕緣層圖形成型為在上述第一和第二區(qū)域上延伸的浮置柵電極形狀和上述第三區(qū)域上的絕緣柵電極形狀的工序；(e)掩蔽上述第三區(qū)域、在上述第一和第二區(qū)域中將上述掩膜用絕緣層作為蝕刻掩膜、對(duì)上述導(dǎo)電層進(jìn)行蝕刻、圖形成型從上述第一區(qū)域延伸到上述第二區(qū)域上的浮置柵電極的工序；(f)在上述浮置柵極結(jié)構(gòu)的側(cè)壁上形成氧化膜的工序；(g)掩蔽上述第一和第二區(qū)域、在上述第三區(qū)域中將上述掩膜用絕緣層作為蝕刻掩膜、對(duì)上述導(dǎo)電層進(jìn)行蝕刻、圖形成型絕緣柵電極的工序。
全文摘要
本發(fā)明涉及一種包含非易失性存儲(chǔ)元件和外圍電路的半導(dǎo)體器件及其制造方法，該外圍電路包含具有絕緣柵極的場(chǎng)效應(yīng)晶體管。本發(fā)明提供一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件包括高保持能力的存儲(chǔ)元件和具有高驅(qū)動(dòng)電流的絕緣柵極的場(chǎng)效應(yīng)晶體管。半導(dǎo)體器件包括具有第一和第二區(qū)域(AR1、AR2)的半導(dǎo)體基板(1)；在上述第一區(qū)域上形成的非易失性存儲(chǔ)元件用的浮置柵極結(jié)構(gòu)(4、5、6、7、8)；結(jié)合于上述浮置柵極結(jié)構(gòu)而形成的控制柵極結(jié)構(gòu)(14)；在上述第二區(qū)域上形成的邏輯電路用的絕緣柵電極(12、14)，上述浮置柵極結(jié)構(gòu)具有比上述絕緣柵電極大的鳥嘴。
文檔編號(hào)H01L29/792GK1685524SQ0382302
公開日2005年10月19日 申請(qǐng)日期2003年3月19日 優(yōu)先權(quán)日2003年3月19日
發(fā)明者橋本廣司, 高田和彥 申請(qǐng)人:富士通株式會(huì)社