本實用新型涉及集成電路領(lǐng)域，特別是涉及一種全異步自建時鐘電路。

背景技術(shù)：

隨著當(dāng)今電子科技的高速發(fā)展，現(xiàn)有的集成電路的結(jié)構(gòu)非常復(fù)雜、集成化高且功能也很多樣化，面對電子信息技術(shù)的日益增長的需求，整個集成電路產(chǎn)業(yè)得到了飛速發(fā)展。

在現(xiàn)有的芯片設(shè)計中，逐次逼近(SAR)型模數(shù)轉(zhuǎn)換器是眾多系統(tǒng)中不可缺少的模塊，在高速逐次逼近型模數(shù)轉(zhuǎn)換器設(shè)計中，為實現(xiàn)更有效的時鐘分配，實現(xiàn)高速轉(zhuǎn)換，同時為系統(tǒng)省去提供高速時鐘的麻煩，電路可以根據(jù)逐位建立和比較時間的不同，采用與采樣信號全異步的自建時鐘電路。

自建時鐘電路，可利用比較器自身輸出的結(jié)果，通過邏輯門和延時單元來實現(xiàn)。根據(jù)不同位建立時間差別的實際情況，對延時單元的延時進行配置，來匹配不同位電容陣列的建立時間。

然而在超高速的應(yīng)用中，對延時的配置提出了更高的要求，配置延時短了，電容陣列沒有建立充分；配置延時長了，又造成了時鐘周期的浪費。高低位電容的建立時間差異較大,也很難做到每一位都剛好合適。

技術(shù)實現(xiàn)要素：

本實用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種全異步自建時鐘電路。

本實用新型的目的是通過以下技術(shù)方案來實現(xiàn)的：一種全異步自建時鐘電路，包括比較器、與所述比較器相連的第一反相器、與所述比較器相連的第二反相器、與所述第二反相器相連的第一場效應(yīng)管、與所述第一反相器相連的第二場效應(yīng)管、與所述第一場效應(yīng)管及所述第二場效應(yīng)管相連的第三場效應(yīng)管、與所述第一場效應(yīng)管、所述第二場效應(yīng)管及所述第三場效應(yīng)管相連的場效應(yīng)管組及連接于所述場效應(yīng)管組與所述比較器之間的或非門，所述或非門產(chǎn)生時鐘信號至所述比較器。

所述比較器包括兩個輸入端及兩個輸出端，所述比較器對所述兩個輸入端輸入的模擬信號進行逐次比較與轉(zhuǎn)換后，通過所述兩個輸出端輸出數(shù)字信號。

所述場效應(yīng)管組由N個場效應(yīng)管并聯(lián)連接，N代表電容陣列的分辨率。

所述比較器的兩個輸出端分別與所述第一反相器及所述第二反相器的輸入端相連，所述第一反相器的輸出端與所述第二場效應(yīng)管的柵極相連，所述第二反相器的輸出端與所述第一場效應(yīng)管的柵極相連。

所述第一場效應(yīng)管的源級與所述第二場效應(yīng)管的源級共同連接電源端，所述第一場效應(yīng) 管的漏極、所述第二場效應(yīng)管的漏極、所述第三場效應(yīng)管的漏極及所述場效應(yīng)管組的漏極共同連接所述或非門的輸入端。

所述第三場效應(yīng)管的柵極與所述或非門的另一輸入端共同連接用于控制比較器的工作的控制信號端，所述場效應(yīng)管組的柵極為電容陣列的建立信號端，所述第三場效應(yīng)管的源級與所述場效應(yīng)管組的源級共同接地，所述或非門的輸出端與所述比較器的時鐘信號端相連，產(chǎn)生所述時鐘信號至所述比較器。

所述第一場效應(yīng)管與所述第二場效應(yīng)管為P型場效應(yīng)管，所述第三場效應(yīng)管與所述場效應(yīng)管組中的場效應(yīng)管為N型場效應(yīng)管。

本實用新型的有益效果是：自建時鐘與每一位的電容建立時間自動匹配，沒有浪費；延時更少，響應(yīng)更快，滿足超高速應(yīng)用的要求。

附圖說明

圖1為本實用新型全異步自建時鐘電路的電路結(jié)構(gòu)圖。

圖2為本實用新型全異步自建時鐘電路的信號波形圖。

具體實施方式

下面結(jié)合附圖進一步詳細(xì)描述本實用新型的技術(shù)方案，但本實用新型的保護范圍不局限于以下所述。

如圖1所示，圖1為本實用新型全異步自建時鐘電路的電路結(jié)構(gòu)圖，其包括比較器、與比較器相連的第一反相器INV1、與比較器相連的第二反相器INV2、與第二反相器INV2相連的第一場效應(yīng)管M1、與第一反相器INV1相連的第二場效應(yīng)管M2、與第一場效應(yīng)管M1及第二場效應(yīng)管M2相連的第三場效應(yīng)管M3、與第一場效應(yīng)管M1、第二場效應(yīng)管M2及第三場效應(yīng)管M3相連的場效應(yīng)管組M4及連接于場效應(yīng)管組M4與比較器之間的或非門。

其中，比較器包括兩個輸入端ip、in及兩個輸出端op、on，場效應(yīng)管組M4由N個場效應(yīng)管并聯(lián)連接，N代表電容陣列的分辨率。

比較器的兩個輸出端op、on分別與第一反相器INV1及第二反相器INV2的輸入端相連，第一反相器INV1的輸出端與第二場效應(yīng)管M2的柵極相連，第二反相器INV2的輸出端與第一場效應(yīng)管M1的柵極相連。第一場效應(yīng)管M1的源級與第二場效應(yīng)管M2的源級共同連接電源端VDD，第一場效應(yīng)管M1的漏極、第二場效應(yīng)管M2的漏極、第三場效應(yīng)管M3的漏極及場效應(yīng)管組M4的漏極共同連接或非門的輸入端up。第三場效應(yīng)管M3的柵極與或非門的另一輸入端共同連接用于控制比較器的工作的控制信號端over，場效應(yīng)管組M4的柵極為電容陣列的建立信號端ready[N:1]，第三場效應(yīng)管M3的源級與場效應(yīng)管組M4的源級共同接地?；蚍情T的輸出端與比較器的時鐘信號端相連，產(chǎn)生時鐘信號ckc至比較器。

在本實用新型中，第一場效應(yīng)管M1與第二場效應(yīng)管M2為P型場效應(yīng)管，第三場效應(yīng)管M3與場效應(yīng)管組M4中的場效應(yīng)管為N型場效應(yīng)管，在其他實施方式中，場效應(yīng)管可為其他可以實現(xiàn)相同功能的器件，不僅限于此。

本實用新型將電容陣列的建立信號端ready[N:1]產(chǎn)生的信號逐位反饋回自建時鐘電路，產(chǎn)生時鐘信號ckc，使得比較器開始工作，再利用比較器自身輸出的結(jié)果，將時鐘信號進行復(fù)位，以保證每一位電容建立完成，比較器才開始工作，這樣自建時鐘與每一位的電容建立時間自動匹配，不會造成浪費。

本實用新型全異步自建時鐘電路的具體工作原理如下：

在采樣期間，控制信號端over處于高電平，即over＝“1”，時鐘信號ckc為低電平信號，即或非門輸出自建時鐘ckc＝“0”，比較器不工作，比較器的兩個輸出端op、on均處于低電平，即op＝“0”，on＝“0”，第一場效應(yīng)管M1與第二場效應(yīng)管M2截止，第三場效應(yīng)管M3導(dǎo)通，或非門的輸入端up處于低電平，即up＝“0”。

當(dāng)采樣結(jié)束，控制信號端over處于低電平，即over＝“0”，時鐘信號ckc為高電平信號，即或非門輸出自建時鐘ckc＝“1”，比較器開始工作，對兩個輸入端ip、in輸入的模擬信號進行逐次比較與轉(zhuǎn)換后，通過兩個輸出端op、on輸出該位數(shù)字信號。隨后，第一場效應(yīng)管M1或第二場效應(yīng)管M2導(dǎo)通，或非門的輸入端up處于高電平，即up＝“1”，或非門的輸出端輸出低電平信號，即輸出時鐘信號ckc＝“0”，自建時鐘信號復(fù)位，比較器暫停工作，兩個輸出端op、on輸出恢復(fù)，即op＝“0”，on＝“0”。

當(dāng)該位電容陣列建立完成，反饋回第j位ready[j]建立信號，或非門的輸入端up處于低電平，即up＝“0”，或非門輸出時鐘信號ckc＝“1”，再次地自建時鐘置位，新一個比較周期開始，比較器通過兩個輸出端op、on輸出該位數(shù)字信號。

以此循環(huán)，進行逐位的比較轉(zhuǎn)換，直至最低位比較完成，控制信號端over處于高電平，即over＝“1”，自建時鐘ckc＝“0”，比較器停止工作，比較器輸出op＝“0”，on＝“0”，up＝“0”，等待下一采樣周期結(jié)束。

請參閱圖2，圖2為本實用新型全異步自建時鐘電路的信號波形圖。

其中，t_latch為比較器工作的延時，不同位間的延時差別較大，當(dāng)比較器的兩個輸入端ip和in差值較大時，比較器的兩個輸出端很快輸出op和on，t_latchj很小，節(jié)省下的時間就可以貢獻給下一時鐘周期，不造成浪費；當(dāng)比較器的兩個輸入端ip和in差值較小時，比較器的兩個輸出端較慢輸出op和on，t_latchk很大，系統(tǒng)不會用固定時鐘周期去約束它，會等待比較器完成比較，再開始下一位的比較。

t_settle為電容陣列每一位電容的建立時間，對較高位的，驅(qū)動較弱的電容，建立時間t_settlej 較長；對較低位的，驅(qū)動較強的電容，建立時間t_settlek較短。ready[j]與ready[k]分別表示第j位與第k位的建立信號。將電容陣列的建立信號ready[N:1]逐位反饋回自建時鐘電路，保證每一位電容建立完成，比較器才開始工作，這樣自建時鐘與每一位的電容建立時間自動匹配，沒有浪費。取代配置延時單元的延時來匹配電容陣列建立時間，在超高速應(yīng)用中有明顯優(yōu)勢。

綜上所述，本實用新型全異步自建時鐘電路將電容陣列的建立信號逐位反饋回自建時鐘電路，取代配置延時單元的延時來匹配電容陣列建立的時間，這樣保證了每一位電容建立完成，比較器才開始工作，這樣自建時鐘與每一位的電容建立時間自動匹配，沒有浪費；同時把邏輯門改進為單管邏輯，延時更少，響應(yīng)更快，滿足超高速應(yīng)用的要求。