低成本與門電路的制作方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及與門電路，特別涉及低成本與門電路。
【【背景技術(shù)】】
[0002]圖1描述了一種現(xiàn)有技術(shù)中的與門電路的實(shí)現(xiàn)方式。所述與門電路包括PMOS (P-channel Metal Oxide Semiconductor)管 MP1、MP2、MP3、NMOS (N-channel MetalOxide Semiconductor)管 MN1、MN2、MN3 構(gòu)成。
[0003]當(dāng)輸入信號A為高電平且輸入信號B為高電平時(shí)，麗I和麗2導(dǎo)通，MPl和MP2截止，此時(shí)QB為低電平，經(jīng)過MP3和麗3組成的反相器后，輸出信號Q為高電平。當(dāng)輸入信號A為高電平且輸入信號B為低電平時(shí)，麗I和MP2導(dǎo)通，MPl和麗2截止，此時(shí)QB為高電平，經(jīng)過MP3和麗3組成的反相器后，輸出信號Q為低電平。當(dāng)輸入信號A為低電平且輸入信號B為低電平時(shí)，MPl和MP2導(dǎo)通，麗I和麗2截止，此時(shí)QB為高電平，經(jīng)過MP3和麗3組成的反相器后，Q為低電平。當(dāng)輸入信號A為低電平且輸入信號B為高電平時(shí)，MPl和麗2導(dǎo)通，麗I和MP2截止，此時(shí)QB為高電平，經(jīng)過MP3和麗3組成的反相器后，輸出信號Q為低電平。
[0004]圖1所示電路表現(xiàn)為與門邏輯功能，但圖1中所需3個(gè)PMOS和3個(gè)NMOS晶體管，總共需要6個(gè)器件，成本較高。
[0005]因此有必要提供一種新的解決方案來解決上述問題。
【
【發(fā)明內(nèi)容】
】
[0006]本發(fā)明的目的在于提供一種與門電路，其需要更少的晶體管，成本更低。
[0007]為實(shí)現(xiàn)上述目的，本發(fā)明提供一種與門電路，其包括:第一與門輸入端；第二與門輸入端；與門輸出端；第一 PMOS晶體管，其源極與第一與門輸入端相連，其柵極與第二與門輸入端相連；第二 PMOS晶體管，其源極與第一與門輸入端相連，其柵極與第一 PMOS晶體管的漏極相連，其漏極與所述與門輸出端相連；第一 NMOS晶體管，其柵極與第二與門輸入端相連，其源極接地，其漏極與第一 PMOS晶體管的漏極相連；第一電阻，其連接于所述與門輸出端和接地端之間。
[0008]進(jìn)一步的，所述第一電阻替換為第一電流源，該第一電流源的輸入端與所述與門輸出端相連，其輸出端與接地端相連。
[0009]進(jìn)一步的，第一PMOS晶體管和第二PMOS晶體管的襯體端與其源極相連，第一NMOS晶體管的襯體端與其源極相連。
[0010]進(jìn)一步的，在第一與門輸入端和第二與門輸入端均為高電平時(shí)，第一 NMOS晶體管導(dǎo)通，第一 PMOS晶體管截止，第二 PMOS晶體管導(dǎo)通，所述與門輸出端為高電平，在第一與門輸入端和第二與門輸入端均為低電平時(shí)，第一 NMOS晶體管截止，第一 PMOS晶體管導(dǎo)通，第二 PMOS晶體管截止，所述與門輸出端為低電平，在第一與門輸入端為高電平且第二與門輸入端為低電平時(shí)，第一 NMOS晶體管截止，第一 PMOS晶體管導(dǎo)通，第二 PMOS晶體管截止，所述與門輸出端為低電平，在第一與門輸入端為低電平且第二與門輸入端為高電平時(shí)，第一NMOS晶體管導(dǎo)通，第一 PMOS晶體管截止，第二 PMOS晶體管導(dǎo)通，所述與門輸出端為低電平。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明中的與門電路只需要3個(gè)MOS晶體管以及一個(gè)電阻或電流源，實(shí)現(xiàn)成本更低，芯片面積更小。
【【附圖說明】】
[0012]結(jié)合參考附圖及接下來的詳細(xì)描述，本發(fā)明將更容易理解，其中同樣的附圖標(biāo)記對應(yīng)同樣的結(jié)構(gòu)部件，其中:
[0013]圖1為現(xiàn)有的與門電路的電路示意圖；
[0014]圖2為本發(fā)明中的與門電路的第一實(shí)施中的電路示意圖；
[0015]圖3為本發(fā)明中的與門電路的第二實(shí)施中的電路示意圖。
【【具體實(shí)施方式】】
[0016]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明。
[0017]此處所稱的“一個(gè)實(shí)施例”或“實(shí)施例”是指與所述實(shí)施例相關(guān)的特定特征、結(jié)構(gòu)或特性至少可包含于本發(fā)明至少一個(gè)實(shí)現(xiàn)方式中。在本說明書中不同地方出現(xiàn)的“在一個(gè)實(shí)施例中”并非必須都指同一個(gè)實(shí)施例，也不必須是與其他實(shí)施例互相排斥的單獨(dú)或選擇實(shí)施例。本發(fā)明中的“多個(gè)”、“若干”表示兩個(gè)或兩個(gè)以上。本發(fā)明中的“和/或”表示“和”或者“或”。
[0018]圖2為本發(fā)明中的與門電路的第一實(shí)施中的電路示意圖。如圖2所示的，所述與門電路包括:第一與門輸入端A、第二與門輸入端B、與門輸出端Q、第一 PMOS晶體管MP21、第二 PMOS晶體管MP22、第一 NMOS晶體管麗21和第一電阻Rl。第一 PMOS晶體管MP21的源極與第一與門輸入端A相連，其柵極與第二與門輸入端B相連。第二 PMOS晶體管MP22的源極與第一與門輸入端A相連，其柵極與第一 PMOS晶體管MP21的漏極相連，其漏極與所述與門輸出端Q相連。第一 NMOS晶體管麗21的柵極與第二與門輸入端B相連，其源極接地，其漏極與第一 PMOS晶體管MP21的漏極相連。第一電阻Rl連接于所述與門輸出端Q和接地端之間。
[0019]第一 PMOS晶體管MP21和第二 PMOS晶體管MP22的襯體端與其源極相連，第一 NMOS晶體管MN21的襯體端與其源極相連。
[0020]所述第一電阻Rl的電阻值較大，形成弱下拉，電阻Rl的電阻范圍為1K歐姆至100M歐姆。當(dāng)與門輸出端Q沒有被第二 PMOS晶體管MP22強(qiáng)上拉至高電平時(shí)，與門輸出端Q被第一電阻Rl弱下來至低電平。
[0021]在第一與門輸入端A和第二與門輸入端B均為高電平時(shí)，第一 NMOS晶體管麗21導(dǎo)通，第一 PMOS晶體管MP21截止，導(dǎo)致第二 PMOS晶體管MP2導(dǎo)通，所述與門輸出端Q為高電平。在第一與門輸入端A和第二與門輸入端B均為低電平時(shí)，第一 NMOS晶體管麗21截止，第一 PMOS晶體管MP21導(dǎo)通，導(dǎo)致第二 PMOS晶體管MP22截止，第一電阻Rl下拉，使得所述與門輸出端Q為低電平。在第一與門輸入端A為高電平且第二與門輸入端B為低電平時(shí)，第一 NMOS晶體管MN21截止，第一 PMOS晶體管MP21導(dǎo)通，導(dǎo)致第二 PMOS晶體管MP22截止，第一電阻Rl下拉，使得所述與門輸出端Q為低電平。在第一與門輸入端A為低電平且第二與門輸入端B為高電平時(shí)，第一 NMOS晶體管麗21導(dǎo)通，第一 PMOS晶體管MP21截止，導(dǎo)致第二 PMOS晶體管MP22導(dǎo)通，由于第一與門輸入端A為低電平，因此所述與門輸出端Q為低電平。
[0022]圖2的實(shí)現(xiàn)方式中僅需2個(gè)PMOS管，I個(gè)NMOS管，I個(gè)電阻，總共4個(gè)器件，因此其成本更低。在集成電路實(shí)現(xiàn)中，芯片面積較小。如果在對于印刷電路板上采用分離器件實(shí)現(xiàn)時(shí)，其印刷電路板的面積也較小。
[0023]圖3為本發(fā)明中的與門電路的第二實(shí)施中的電路示意圖。圖3所示的與門電路與圖2中的與門電路的不同之處在于:其用電流源Il替換了第一電阻R1，其實(shí)現(xiàn)效果相似，形成弱下拉。當(dāng)與門輸出端Q沒有被第二 PMOS晶體管MP22強(qiáng)上拉至高電平時(shí)，與門輸出端Q被弱下來至低電平。
[0024]上述說明已經(jīng)充分揭露了本發(fā)明的【具體實(shí)施方式】。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本發(fā)明的【具體實(shí)施方式】所做的任何改動(dòng)均不脫離本發(fā)明的權(quán)利要求書的范圍。相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于所述【具體實(shí)施方式】。
【主權(quán)項(xiàng)】
1.一種與門電路，其特征在于，其包括: 第一與門輸入端； 第二與門輸入端； 與門輸出端； 第一 PMOS晶體管，其源極與第一與門輸入端相連，其柵極與第二與門輸入端相連；第二 PMOS晶體管，其源極與第一與門輸入端相連，其柵極與第一 PMOS晶體管的漏極相連，其漏極與所述與門輸出端相連； 第一 NMOS晶體管，其柵極與第二與門輸入端相連，其源極接地，其漏極與第一 PMOS晶體管的漏極相連； 第一電阻，其連接于所述與門輸出端和接地端之間。2.根據(jù)權(quán)利要求1所述的與門電路，其特征在于， 所述第一電阻替換為第一電流源，該第一電流源的輸入端與所述與門輸出端相連，其輸出端與接地端相連。3.根據(jù)權(quán)利要求1所述的與門電路，其特征在于，第一PMOS晶體管和第二 PMOS晶體管的襯體端與其源極相連，第一 NMOS晶體管的襯體端與其源極相連。4.根據(jù)權(quán)利要求1-3任一所述的與門電路，其特征在于， 在第一與門輸入端和第二與門輸入端均為高電平時(shí)，第一 NMOS晶體管導(dǎo)通，第一 PMOS晶體管截止，第二 PMOS晶體管導(dǎo)通，所述與門輸出端為高電平， 在第一與門輸入端和第二與門輸入端均為低電平時(shí)，第一 NMOS晶體管截止，第一 PMOS晶體管導(dǎo)通，第二 PMOS晶體管截止，所述與門輸出端為低電平， 在第一與門輸入端為高電平且第二與門輸入端為低電平時(shí)，第一 NMOS晶體管截止，第一 PMOS晶體管導(dǎo)通，第二 PMOS晶體管截止，所述與門輸出端為低電平， 在第一與門輸入端為低電平且第二與門輸入端為高電平時(shí)，第一 NMOS晶體管導(dǎo)通，第一 PMOS晶體管截止，第二 PMOS晶體管導(dǎo)通，所述與門輸出端為低電平。
【專利摘要】本發(fā)明提供一種低成本與門電路，其包括：第一與門輸入端；第二與門輸入端；與門輸出端；第一PMOS晶體管，其源極與第一與門輸入端相連，其柵極與第二與門輸入端相連；第二PMOS晶體管，其源極與第一與門輸入端相連，其柵極與第一PMOS晶體管的漏極相連，其漏極與所述與門輸出端相連；第一NMOS晶體管，其柵極與第二與門輸入端相連，其源極接地，其漏極與第一PMOS晶體管的漏極相連；第一電阻，其連接于所述與門輸出端和接地端之間。本發(fā)明中的與門電路只需要3個(gè)MOS晶體管以及一個(gè)電阻或電流源，實(shí)現(xiàn)成本更低，芯片面積更小。
【IPC分類】H03K19/20
【公開號】CN105207667
【申請?zhí)枴緾N201510705642
【發(fā)明人】王釗
【申請人】無錫中感微電子股份有限公司
【公開日】2015年12月30日
【申請日】2015年10月27日