一種基于時鐘調(diào)相的并串轉(zhuǎn)換電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電路領(lǐng)域，具體是一種基于時鐘調(diào)相的并串轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]并串轉(zhuǎn)換電路將低速時鐘下的并行數(shù)據(jù)信號轉(zhuǎn)換成高速時鐘下的串行數(shù)據(jù)信號。目前并串?dāng)?shù)據(jù)轉(zhuǎn)換的功能主要依靠專用芯片來實現(xiàn)，增加了系統(tǒng)設(shè)計的成本，且由于芯片弓丨腳數(shù)量較多，增加了系統(tǒng)設(shè)計的難度，給實際應(yīng)用帶來了極大的不便。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種實現(xiàn)并串轉(zhuǎn)換功能的電路。該電路基于時鐘調(diào)相的方法，用于將低速并行信號轉(zhuǎn)換為高速串行信號輸出。
[0004]其技術(shù)實現(xiàn)方案為:一種基于時鐘調(diào)相的并串轉(zhuǎn)換電路，利用時鐘調(diào)相電路實現(xiàn)對數(shù)據(jù)的并串轉(zhuǎn)換功能。所述電路由四個電路組成:
所述的多級采樣電路，由多個寄存器組成；每個寄存器的數(shù)據(jù)輸入端連接輸入數(shù)字信號，時鐘端連接低頻時鐘，數(shù)據(jù)輸出端連接至并串轉(zhuǎn)換電路的數(shù)據(jù)輸入端。多級采樣電路中寄存器的數(shù)量與多級時鐘調(diào)相電路中輸出的調(diào)相時鐘數(shù)量相同。
[0005]所述的多級時鐘調(diào)相電路，對輸入的低頻時鐘進行調(diào)相，輸出多級經(jīng)過調(diào)相的時鐘信號，由多級基本時鐘調(diào)相電路級聯(lián)而成；基本時鐘調(diào)相電路由鎖相環(huán)及多級基本時鐘相位延時電路組成，前一級時鐘調(diào)相電路時鐘的輸出作為后一級時鐘調(diào)相電路的時鐘輸入。
[0006]所述的同步復(fù)位電路，對輸入時鐘和輸入信號進行同步，以防止數(shù)據(jù)丟失，并確保采樣到穩(wěn)定的信號。同時，該電路能對整個電路進行復(fù)位。
[0007]所述的并串轉(zhuǎn)換電路，采用經(jīng)過多級調(diào)相的時鐘作為時鐘信號，利用多級時鐘調(diào)相電路輸出的經(jīng)過調(diào)相的多級時鐘驅(qū)動輸出寄存器采樣多級采樣電路輸出的并行信號，并將其轉(zhuǎn)換為高速串行信號輸出。
[0008]所述的基本時鐘調(diào)相電路，由鎖相環(huán)及多級時鐘相位延時電路組成；多級時鐘相位延時電路由時鐘相位延時電路級聯(lián)而成，前一級時鐘相位延時電路的輸出作為后一級時鐘相位延時電路的輸入。
[0009]所述的基本時鐘調(diào)相電路的鎖相環(huán)及基本時鐘相位延時單元的個數(shù)可以靈活設(shè)置。即鎖相環(huán)電路可以選擇為使用或不使用，基本時鐘相位延時單元的個數(shù)可以根據(jù)系統(tǒng)要求選擇1~N個，N由實際電路資源決定。
[0010]所述的同步復(fù)位電路，可對輸入時鐘和輸入信號進行同步，以防止數(shù)據(jù)丟失；在多級采樣電路進行采樣時，該電路可提高數(shù)據(jù)穩(wěn)定性，增強抗干擾能力，提高數(shù)據(jù)采樣的正確率。同時，可通過外部輸入對整個系統(tǒng)進行復(fù)位，提高系統(tǒng)的穩(wěn)定性。
[0011]所述的并串轉(zhuǎn)換電路由輸出多級寄存器及或門選擇電路組成，多路采樣電路的輸出信號一一對應(yīng)連接至并串轉(zhuǎn)換電路的輸出寄存器，所有輸出寄存器的輸出均連接至或門選擇電路。并串轉(zhuǎn)換電路的每一級輸出寄存器在輸入經(jīng)過調(diào)相的Μ級時鐘的上升沿，讀取多級采樣電路對應(yīng)的并行數(shù)據(jù)，并復(fù)位前一級時鐘對應(yīng)的輸出寄存器；所有的輸出寄存器的輸出均連接至一個或門選擇電路，并轉(zhuǎn)換為一路串行信號輸出，從而完成并串轉(zhuǎn)換功能。
[0012]所述時鐘調(diào)相電路中的鎖相環(huán)電路對時鐘相位進行粗調(diào)，基本時鐘相位延時電路由FPGA內(nèi)部的查找表實現(xiàn)，可實現(xiàn)納秒級的精確延時，實現(xiàn)對時鐘相位的細調(diào)，以實現(xiàn)對時鐘的相位調(diào)整。
[0013]經(jīng)過調(diào)相的時鐘相當(dāng)于將原時鐘信號的頻率提高了 Μ，因此可以利用高速時鐘將低速并行信號轉(zhuǎn)換為高速串行信號，并輸出。
[0014]本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點是:
(1)電路靈活性好，可通過擴展實現(xiàn)任意位數(shù)的并串轉(zhuǎn)換。
[0015](2)創(chuàng)造性地對時鐘進行調(diào)相，避免了對信號延時容易出現(xiàn)的干擾。
[0016](3)使用FPGA實現(xiàn)，成本大大降低。
【附圖說明】
[0017]圖1是本發(fā)明電路結(jié)構(gòu)圖。
[0018]圖2是本發(fā)明時鐘調(diào)相電路圖。
[0019]圖3是本發(fā)明并串轉(zhuǎn)換電路圖。
[0020]圖4是本發(fā)明并串轉(zhuǎn)換信號波形圖。
【具體實施方式】
[0021]下面參照附圖對本發(fā)明進一步詳細說明。
[0022]本發(fā)明為基于時鐘調(diào)相的并串轉(zhuǎn)換電路。該電路由多級采樣電路，多級時鐘調(diào)相電路，同步復(fù)位電路，并串轉(zhuǎn)換電路四部分組成。其結(jié)構(gòu)如圖1所示。
[0023]多級時鐘調(diào)相電路如圖2所示，由時鐘調(diào)相電路級聯(lián)而成；多級時鐘調(diào)相電路的調(diào)相值等于級聯(lián)的時鐘調(diào)相電路數(shù)目乘以最小調(diào)相值；通過改變級聯(lián)的時鐘調(diào)相電路數(shù)目，可以得到需要的多級時鐘調(diào)相電路的調(diào)相值。上一級時鐘調(diào)相電路的輸出作為下一級時鐘調(diào)相電路的輸入，最后一級時鐘調(diào)相電路的輸出作為多級時鐘調(diào)相電路的輸出。
[0024]多級時鐘調(diào)相電路由基本時鐘調(diào)相電路級聯(lián)而成，基本時鐘調(diào)相電路由鎖相環(huán)和基本時鐘相位延時單元級聯(lián)而成。基本時鐘調(diào)相電路的鎖相環(huán)及基本時鐘相位延時單元的個數(shù)可以靈活設(shè)置。即鎖相環(huán)電路可以選擇為使用或不使用，基本時鐘相位延時單元的個數(shù)可以根據(jù)系統(tǒng)要求選擇1~Ν個，Ν由實際電路資源決定。
[0025]并串轉(zhuǎn)換電路如圖3所示，為Ν路輸出寄存器與門選擇電路組成。Ν路輸出寄存器采用經(jīng)過多級調(diào)相的時鐘作為各個輸出寄存器的驅(qū)動時鐘信號，其輸入信號為多級采樣電路輸出的Ν路并行數(shù)據(jù)。調(diào)相時鐘逐一驅(qū)動Ν路輸出寄存器，輸出寄存器在調(diào)相時鐘的上升沿采樣多級采樣電路輸出的信號，并復(fù)位前一級輸出寄存器的數(shù)據(jù)，所有并串轉(zhuǎn)換電路輸出寄存器的數(shù)據(jù)連接至或門選擇電路，轉(zhuǎn)換為一路串行數(shù)據(jù)輸出。
[0026]串并數(shù)據(jù)轉(zhuǎn)換電路信號波形如圖4所示。當(dāng)調(diào)相時鐘1的上升沿來臨時，讀取并行數(shù)據(jù)1并存放在寄存器中，其復(fù)位前一級輸出寄存器數(shù)據(jù)；以此類推，當(dāng)調(diào)相時鐘η的上升沿來臨時，讀取并行數(shù)據(jù)η并存放在寄存器中，并復(fù)位η-l級的輸出寄存器的數(shù)據(jù)；讀取的η路并行數(shù)據(jù)作為或門選擇電路的輸入，輸入的并行信號轉(zhuǎn)換為串行信號輸出，從而完成并串轉(zhuǎn)換。
【主權(quán)項】
1.一種基于時鐘調(diào)相的并串轉(zhuǎn)換電路，其特征在于:實現(xiàn)將低速并行數(shù)據(jù)轉(zhuǎn)換為高速串行數(shù)據(jù)的功能，該電路包括: 多級采樣電路，由多個寄存器組成；每個寄存器的數(shù)據(jù)輸入端連接輸入數(shù)字信號，時鐘端連接低頻時鐘，數(shù)據(jù)輸出端連接并串轉(zhuǎn)換電路的數(shù)據(jù)輸入端；多級采樣電路中寄存器的數(shù)量與多級時鐘調(diào)相電路中輸出的調(diào)相時鐘數(shù)量相同； 多級時鐘調(diào)相電路，輸入為低頻時鐘信號，其對輸入的低頻時鐘進行調(diào)相，輸出多級經(jīng)過調(diào)相的時鐘信號連接至并串轉(zhuǎn)換電路； 同步復(fù)位電路，對輸入時鐘和輸入信號進行同步，同時，該電路可對整個電路進行復(fù)位； 并串轉(zhuǎn)換電路，采用經(jīng)過多級調(diào)相的時鐘作為時鐘信號，將多級采樣電路輸出的并行信號轉(zhuǎn)換為高速串行信號輸出。2.根據(jù)權(quán)利要求1所描述的基于時鐘調(diào)相的并串轉(zhuǎn)換電路，其特征在于:所述的多級時鐘調(diào)相電路，由若干基本時鐘調(diào)相電路級聯(lián)而成；基本時鐘調(diào)相電路由鎖相環(huán)及多級時鐘相位延時電路組成；多級時鐘相位延時電路由時鐘相位延時電路級聯(lián)而成，前一級時鐘相位延時電路的輸出作為后一級時鐘相位延時電路的輸入。3.根據(jù)權(quán)利要求1所描述的基于時鐘調(diào)相的并串轉(zhuǎn)換電路，其特征在于:所述的同步復(fù)位電路，可對輸入時鐘和輸入信號進行同步，同時，可通過外部輸入對整個系統(tǒng)進行復(fù)位。4.根據(jù)權(quán)利要求1所描述的基于時鐘調(diào)相的并串轉(zhuǎn)換電路，其特征在于:所述的并串轉(zhuǎn)換電路由多級輸出寄存器及或門選擇電路組成，并串轉(zhuǎn)換電路利用多級時鐘調(diào)相電路輸出的Μ級經(jīng)過調(diào)相的時鐘驅(qū)動多級輸出寄存器 對應(yīng)多級米樣電路的輸出信號，所有輸出寄存器的輸出均連接至或門選擇電路；并串轉(zhuǎn)換電路的每一級輸出寄存器在Μ級調(diào)相時鐘的上升沿，讀取多級采樣電路對應(yīng)的并行數(shù)據(jù)，并復(fù)位前一級時鐘對應(yīng)的輸出寄存器；所有的輸出寄存器的輸出均連接至一個或門選擇電路，并轉(zhuǎn)換為一路串行信號輸出，從而完成并串轉(zhuǎn)換功能。5.根據(jù)權(quán)利要求2所述的基于時鐘調(diào)相的并串轉(zhuǎn)換電路，其特征在于:所述時鐘調(diào)相電路中的鎖相環(huán)電路對時鐘相位進行粗調(diào)，基本時鐘相位延時電路由FPGA內(nèi)部的查找表實現(xiàn)，可實現(xiàn)納秒級的精確延時，實現(xiàn)對時鐘相位的細調(diào)，以實現(xiàn)對時鐘的相位調(diào)整。6.根據(jù)權(quán)利要求2所述的基本時鐘相位電路電路，其特征在于:所述時鐘相位延時電路由FPGA內(nèi)部的查找表實現(xiàn)對時鐘相位的精確調(diào)整，信號從查找表的輸入到輸出的延時為lOOps，即通過一個或多個查找表，經(jīng)過延時，即可完成對時鐘相位的精確調(diào)整。7.根據(jù)權(quán)利要求2所描述的基于時鐘調(diào)相的并串轉(zhuǎn)換電路，其特征在于:每個基本時鐘調(diào)相電路中的鎖相環(huán)電路及基本時鐘相位延時電路的個數(shù)可以設(shè)置，即鎖相環(huán)電路可以選擇為使用或不使用，基本時鐘相位延時電路的個數(shù)可以根據(jù)系統(tǒng)要求選擇1~N個，N由實際電路資源決定。
【專利摘要】本發(fā)明公開了一種基于時鐘調(diào)相的并串轉(zhuǎn)換電路。該電路由多級采樣電路，多級時鐘調(diào)相電路、同步復(fù)位電路、并串轉(zhuǎn)換電路四部分組成。多級時鐘調(diào)相電路由鎖相環(huán)電路與基本時鐘相位延時電路組成。輸入的低頻時鐘經(jīng)過多級時鐘調(diào)相電路后，輸出多級經(jīng)過調(diào)相的時鐘信號。并串轉(zhuǎn)換電路采用多級調(diào)相時鐘作為時鐘信號，可以將輸入的高速并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)輸出。本發(fā)明使用FPGA設(shè)計實現(xiàn)，并通過布局布線約束技術(shù)使時鐘相位精確可控，從而實現(xiàn)了用低頻時鐘對低速并行信號的采樣并輸出高速串行信號的功能。該電路具有精確性高、通用性好、穩(wěn)定性強的特點。
【IPC分類】H03M9/00
【公開號】CN105306068
【申請?zhí)枴緾N201510733235
【發(fā)明人】李洪濤, 侍宇峰, 朱曉華, 顧陳, 李康, 朱璨, 席峰, 陳勝垚, 王海青, 袁澤世
【申請人】南京理工大學(xué)
【公開日】2016年2月3日
【申請日】2015年10月30日