非重疊電路和高壓驅(qū)動電路的制作方法
【專利摘要】本發(fā)明公開一種非重疊電路和高壓驅(qū)動電路。該非重疊電路，包括第一非重疊單元；所述第一非重疊單元包括串聯(lián)的第一PMOS管、第一電阻和第一NMOS管；所述第一PMOS管的柵極接第一信號輸入端，源極接高電位供應(yīng)端，漏極連接在所述第一電阻和第一信號輸出端之間；所述第一NMOS管的柵極接第二信號輸入端，源極接低電位供應(yīng)端；漏極連接在所述第一電阻和第二信號輸出端之間。該高壓驅(qū)動電路包括反相電路、與反相電路相連的非重疊電路和與非重疊電路相連的驅(qū)動橋電路。該非重疊電路結(jié)構(gòu)簡單，所采用的元器件較少，有利于節(jié)省成本和占用面積。該高壓驅(qū)動電路可有效避免驅(qū)動橋電路中的漏電流過大，而影響驅(qū)動橋電路的正常工作。
【專利說明】
非重疊電路和高壓驅(qū)動電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及高壓集成電路領(lǐng)域，尤其一種非重疊電路和高壓驅(qū)動電路。
【背景技術(shù)】
[0002]高壓集成電路技術(shù)是現(xiàn)代電力電子技術(shù)領(lǐng)域內(nèi)一種不可或缺的技術(shù)，它越來越多的被應(yīng)用在功率M0SFET、IGBT的驅(qū)動領(lǐng)域。高壓集成電路是一種由各種保護(hù)電路、低壓控制電路和高壓功率器件組成的柵極驅(qū)動電路，高壓集成電路通過對PWM信號進(jìn)行處理后控制功率器件導(dǎo)通和關(guān)斷，完成功率的變換，也就完成了弱電控制強(qiáng)電的過程，因此它是一種將電力電子與半導(dǎo)體技術(shù)完美相結(jié)合的技術(shù)，并由此顯著的提高了整機(jī)的集成度和穩(wěn)定性，具有集成密度高、體積小、速度快、功耗低等優(yōu)點(diǎn)，高壓集成電路逐漸取代傳統(tǒng)的分立器件成為一種新趨勢。高壓集成電路要完成對功率MOSFET或IGBT的驅(qū)動，這就要求驅(qū)動電路要有一定的驅(qū)動能力。
[0003]驅(qū)動電路輸出端的灌電流和拉電流的能力是受N型和P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管的寬長比的大小所影響，而N型和P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管不能同時導(dǎo)通，否則會因非同相的PMOS管和NMOS管同時導(dǎo)通而造成的電路短路的嚴(yán)重風(fēng)險，針對這種電路風(fēng)險我們可以采用非重疊電路產(chǎn)生兩個不同時序的方波信號來驅(qū)動PMOS管和匪OS管，以避免出現(xiàn)PMOS管和NMOS管同時導(dǎo)通而產(chǎn)生瞬間流向地的大電流，產(chǎn)生大的開關(guān)損耗。
[0004]如圖1所示，現(xiàn)有高壓集成電路中的高壓驅(qū)動電路100包括設(shè)置在高電位供應(yīng)端VB和低電位供應(yīng)端VS之間的非重疊電路130、PM0S管PlO和匪OS管N10;非重疊電路130的一輸出端131與PMOS管PlO的柵極相連，另一輸出端132與NMOS管的柵極相連;PMOS管PlO的漏極和NMOS管NI O的漏極接在一起構(gòu)成驅(qū)動電路100的信號輸出端OUT。
[0005]如圖2所示，非重疊電路130包括與非門U1、或非門U2、反相器U3、U4、U5、U6、U7和U8。其中，與非門Ul的一輸入端接驅(qū)動電路100的信號輸入端IN，另一輸入端接非重疊電路130的輸出端132，輸出端與串聯(lián)的反相器U3、U5和U7相連，反相器U7的輸出端為非重疊電路130的一輸出端131?；蚍情TU2的一輸入端接驅(qū)動電路100的信號輸入端IN，另一輸入端接非重疊電路130的輸出端131，輸出端與串聯(lián)的反相器U4、U6和U8相連，反相器U8的輸出端為非重疊電路130的一輸出端132。
[0006]如圖3所示，與非門Ul包括與一輸入端相連的PMOS管Pll和匪OS管Nll，與另一輸入端相連的PMOS管P12和NMOS管N12，PM0S管Pl 1、PM0S管P12和NMOS管N12的漏極接在一起構(gòu)成與非門Ul的輸出端。如圖4所示，或非門U2包括與一輸入端相連的PMOS管P21和匪OS管N21，與另一輸入端相連的PMOS管P22和NMOS管N22，PM0S管P22、NM0S管N21和匪OS管N22的漏極接在一起構(gòu)成或非門U2的輸出端。如圖5所示，反相器U3、U4、U5、U6、U7和U8均包括PMOS管P31和NMOS管N3I。
[0007]現(xiàn)有高壓驅(qū)動電路的非重疊電路由邏輯門電路和反相器電路組成，所用的MOS管比較多，占用的面積較大，且產(chǎn)生的漏電流比較大，因此所需的功耗也比較大。

【發(fā)明內(nèi)容】

[0008]本發(fā)明要解決的技術(shù)問題在于，針對現(xiàn)有高壓驅(qū)動電路的非重疊電路存在的問題，提供一種結(jié)構(gòu)簡單、元器件少且占用面積小的非重疊電路和高壓驅(qū)動電路。
[0009]本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:一種非重疊電路，連接在高電位供應(yīng)端和低電位供應(yīng)端之間，包括第一非重疊單元;所述第一非重疊單元包括串聯(lián)的第一PMOS管、第一電阻和第一 NMOS管;所述第一 PMOS管的柵極接第一信號輸入端，源極接高電位供應(yīng)端，漏極連接在所述第一電阻和第一信號輸出端之間；所述第一 NMOS管的柵極接第二信號輸入端，源極接低電位供應(yīng)端;漏極連接在所述第一電阻和第二信號輸出端之間。
[0010]優(yōu)選地，所述第一電阻是可調(diào)電阻。
[0011]優(yōu)選地，還包括第二非重疊單元;所述第二非重疊單元包括串聯(lián)第二PMOS管、第二電阻和第二 NMOS管;所述第二 PMOS管的柵極接第三信號輸入端，源極接高電位供應(yīng)端，漏極連接在所述第二電阻與所述第一信號輸入端之間;所述第二 NMOS管的柵極接所述第三信號輸入端，源極接低電位供應(yīng)端，漏極連接在所述第二電阻與所述第二信號輸入端之間。
[0012]優(yōu)選地，所述第二電阻是可調(diào)電阻。
[0013]本發(fā)明還提供一種高壓驅(qū)動電路，連接在所述高電位供應(yīng)端和低電位供應(yīng)端之間，包括反相器電路、非重疊電路和驅(qū)動橋電路；
[0014]所述反相器電路，與第四信號輸入端相連，用于對所述第四信號輸入端輸入的信號進(jìn)行反相處理，形成反向信號；
[0015]所述非重疊電路，與所述反相器電路相連，用于對所述反向信號進(jìn)行處理，形成死區(qū)時間；
[0016]所述驅(qū)動橋電路，與所述非重疊電路和第三信號輸出端相連，用于對所述反相信號進(jìn)行處理，以形成驅(qū)動電流并通過所述第三信號輸出端輸出。
[0017]優(yōu)選地，所述驅(qū)動橋電路包括驅(qū)動PMOS管和驅(qū)動NMOS管；所述驅(qū)動PMOS管的柵極與所述第一信號輸出端相連，源極與所述高電位供應(yīng)端相連，漏極連接在所述驅(qū)動NMOS管的漏極和所述第三信號輸出端之間；所述驅(qū)動匪OS管的柵極與所述第二信號輸出端相連，源極與所述低電位供應(yīng)端相連，漏極連接在所述驅(qū)動PMOS管的漏極和所述第三信號輸出端之間。
[0018]優(yōu)選地，所述反相器電路包括反相PMOS管和反相NMOS管；所述反相PMOS管的柵極與第四信號輸入端相連，源極與所述高電位供應(yīng)端相連，漏極連接在所述反相NMOS管的漏極和所述第三信號輸入端之間；所述反相匪OS管的柵極與所述第四信號輸入端相連，源極與所述低電位供應(yīng)端相連，漏極連接在所述反相PMOS管與所述第三信號輸入端之間。
[0019]本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn):本發(fā)明所提供的非重疊電路包括串聯(lián)的第一PNOS管、第一電阻和第一 NMOS管，結(jié)構(gòu)簡單、所采用的元器件較少，占用面積小，有利于節(jié)省成本。
[0020]本發(fā)明所提供的高壓驅(qū)動電路中，通過反相器電路與驅(qū)動橋電路配合，以保證第四信號輸入端輸入的信號和第三信號輸出端的輸出信號同相;設(shè)置在反相器電路與驅(qū)動橋電路之間的非重疊電路，用于形成死區(qū)時間，使反相信號形成不同時序的方波信號，從而避免驅(qū)動橋電路中的漏電流過大而損壞驅(qū)動橋電路。并且該非重疊電路結(jié)構(gòu)簡單，所采用的元器件較少，占用面積小且有利于節(jié)省成本。
【附圖說明】
[0021]下面將結(jié)合附圖及實施例對本發(fā)明作進(jìn)一步說明，附圖中:
[0022]圖1是現(xiàn)有技術(shù)中驅(qū)動電路的電路圖。
[0023]圖2是現(xiàn)有技術(shù)中非重疊電路的電路圖。
[0024]圖3是現(xiàn)有技術(shù)中與非門Ul的電路圖。
[0025]圖4是現(xiàn)有技術(shù)中或非門U2的電路圖。
[0026]圖5是現(xiàn)有技術(shù)中反相器U3、U4、U5、U6、U7和U8的電路圖。
[0027 ]圖6是本發(fā)明實施例1中的高壓驅(qū)動電路的電路圖。
[0028]圖7是本發(fā)明實施例2中的高壓驅(qū)動電路的電路圖。
[0029]圖8是圖7中高壓驅(qū)動電路的時序圖。
[0030]圖中:10、反相器電路;P4、反相PMOS管;N4、反相匪OS管；20、非重疊電路；21、第一非重疊單元;P2、第一PMOS管;N2、第一NMOS管;Rl、第一電阻；22、第二非重疊單元;P3、第二PMOS管;N3、第二匪OS管；R2、第二電阻；30、驅(qū)動橋電路;P1、驅(qū)動PMOS管;N1、驅(qū)動匪OS管；310、第一信號輸入端;320、第二信號輸入端;330、第一信號輸出端;340、第二信號輸出端；300、第三信號輸入端。
【具體實施方式】
[0031]為了對本發(fā)明的技術(shù)特征、目的和效果有更加清楚的理解，現(xiàn)對照附圖詳細(xì)說明本發(fā)明的【具體實施方式】。
[0032]實施例1
[0033]圖6示出本實施例中的高壓驅(qū)動電路的電路圖。該高壓驅(qū)動電路包括連接在高電位供應(yīng)端VB和低電位供應(yīng)端VS之間的反相器電路10、與反相器電路10相連的非重疊電路20和與非重疊電路20相連的驅(qū)動橋電路30。其中，反相器電路10與第四信號輸入端IN相連，驅(qū)動橋電路30與第三信號輸出端OUT相連。該高壓驅(qū)動電路工作時，從第四信號輸入端IN輸入的信號經(jīng)反相器電路10進(jìn)行反相處理，形成并輸出反相信號；非重疊電路20對反相信號進(jìn)行處理，形成死區(qū)時間，以減少驅(qū)動橋電路30的饋通電流;驅(qū)動橋電路30對非重疊電路20輸出的反相信號進(jìn)行反相處理，以形成較大的驅(qū)動電流并通過第三信號輸出端OUT輸出，從而達(dá)到高壓驅(qū)動的目標(biāo)。
[0034]如圖6所示，本實施例中的非重疊電路20，連接在高電位供應(yīng)端VB和低電位供應(yīng)端VS之間，包括第一非重疊單元21。第一非重疊單元21包括串聯(lián)的第一 PMOS管P2、第一電阻Rl和第一 NMOS管N2。第一 PMOS管P2的柵極接第一信號輸入端310，源極接高電位供應(yīng)端極連接在第一電阻Rl和第一信號輸出端330之間。第一NMOS管N2的柵極接第二信號輸入端320，源極接低電位供應(yīng)端VS;漏極連接在第一電阻Rl和第二信號輸出端340之間。其中，第一電阻Rl是可調(diào)電阻，可通過調(diào)節(jié)第一電阻Rl的阻值延長從第一 PMOS管P2和第一 NMOS管N2的輸出信號的時序，以避免驅(qū)動橋電路30中的漏電流過大而損壞驅(qū)動橋電路30。
[0035]如圖6所示，驅(qū)動橋電路30包括驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI。驅(qū)動PMOS管Pl的柵極與非重疊電路20的第一信號輸出端330相連，源極與高電位供應(yīng)端VB相連，漏極連接在驅(qū)動NMOS管NI的漏極和第三信號輸出端OUT之間，用于向第三信號輸出端OUT輸出較大的灌電流(即驅(qū)動電流)。驅(qū)動NMOS管NI的柵極與第二信號輸出端340相連，源極與低電位供應(yīng)端VS相連，漏極連接在驅(qū)動PMOS管PI的漏極和第三信號輸出端OUT之間，用于向第三信號輸出端OUT輸出較大的拉電流(即驅(qū)動電流)?？梢岳斫獾兀?qū)動PMOS管Pl和驅(qū)動WOS管NI配合以形成較大的驅(qū)動電流，另外，驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI還可對第一信號輸出端330和第二信號輸出端340輸出的信號起反相作用。
[0036]可以理解地，由于驅(qū)動橋電路30中驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI可起到信號反相的作用，為保證從第四信號輸入端IN輸入的信號和從第三信號輸出端OUT輸出的信號的相位相同，需在第四信號輸入端IN與驅(qū)動橋電路30之間設(shè)置反相器電路10。
[0037]具體地，反相器電路10包括反相PMOS管P4和反相匪OS管N4。反相PMOS管P4的柵極與第四信號輸入端IN相連，源極與高電位供應(yīng)端VB相連，漏極連接在反相NMOS管N4的漏極和第三信號輸入端300之間。相應(yīng)地，反相NMOS管N4的柵極與第四信號輸入端IN相連，源極與低電位供應(yīng)端VS相連，漏極連接在反相PMOS管P4與第三信號輸入端300之間。即反相PMOS管P4和反相匪OS管N4的柵極均與第四信號輸入端IN相連，漏極均與非重疊電路20相連。本實施例中，非重疊電路20的第一信號輸入端310和第二信號輸入端320與反相器電路10的第三信號輸入端300相連。
[0038]如圖6所示，當(dāng)?shù)谒男盘栞斎攵薎N由高電平信號變?yōu)榈碗娖叫盘枙r，低電平信號經(jīng)反相PMOS管P4處理后變?yōu)楦唠娖叫盘?，并通過第三信號輸入端300輸出高電平信號至第一非重疊單元21。本實施例中，第三信號輸入端300與第一信號輸入端310和第二信號輸入端320重合。高電平信號使得第一 PMOS管P2迅速關(guān)斷且第一匪OS管N2迅速打開，第一非重疊單元21的第二信號輸出端340的電壓由于第一 NMOS管N2的導(dǎo)通而被迅速拉低，從而導(dǎo)致驅(qū)動NMOS管NI的柵極電壓因為迅速下降而使得驅(qū)動NMOS管NI迅速的關(guān)斷。同時驅(qū)動PMOS管Pl的柵極電容通過第一電阻Rl放電而使放電時間增大，導(dǎo)致驅(qū)動PMOS管Pl的導(dǎo)通時序相對于驅(qū)動NMOS管NI的關(guān)斷時序就會晚一點(diǎn)，這樣驅(qū)動NMOS管NI的關(guān)斷時序和驅(qū)動PMOS管Pl的導(dǎo)通時序不一致，避免驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI同時導(dǎo)通，有利于減小驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI的饋通電流?？梢岳斫獾?，第一非重疊單元21的設(shè)置有利于減少驅(qū)動橋電路30中的驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI的饋通電流，避免損壞驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI?？梢岳斫獾?，驅(qū)動PMOS管Pl的柵極電容通過第一電阻Rl放電，以延長驅(qū)動PMOS管Pl的導(dǎo)通時序，可通過調(diào)節(jié)第一電阻Rl的電阻值大小，以調(diào)節(jié)驅(qū)動NMOS管NI的關(guān)斷時序和驅(qū)動PMOS管Pl的導(dǎo)通時序的時間間隔，達(dá)到保護(hù)驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI的作用。
[0039]如圖6所示，當(dāng)?shù)谒男盘栞斎攵薎N由低電平信號變?yōu)楦唠娖叫盘枙r，高電平信號經(jīng)反相匪OS管N4處理后變?yōu)榈碗娖叫盘?，并通過第三信號輸入端300輸出低電平信號至第一非重疊單元21。低電平信號使得第一匪OS管N2迅速關(guān)斷且第一 PMOS管P2迅速打開，第一非重疊單元21的第一信號輸出端330的電壓由于第一 PMOS管P2的導(dǎo)通而被迅速拉高，從而導(dǎo)致驅(qū)動PMOS管Pl的柵極電壓因為迅速升高而使得驅(qū)動PMOS管Pl迅速的關(guān)斷。同時驅(qū)動NMOS管NI的柵極電容通過第一電阻Rl充電而使充電時間增大，導(dǎo)致驅(qū)動NMOS管NI的導(dǎo)通時序相對于驅(qū)動PMOS管Pl的關(guān)斷時序就會晚一點(diǎn)，這樣驅(qū)動PMOS管Pl的關(guān)斷時序和驅(qū)動NMOS管NI的導(dǎo)通時序不一致，以避免驅(qū)動NMOS管NI和驅(qū)動PMOS管Pl同時導(dǎo)通，有利于減小驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI的饋通電流?？梢岳斫獾兀谝环侵丿B單元21的設(shè)置有利于減少驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI的饋通電流，以避免驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI損壞，達(dá)到保護(hù)驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI的作用?？梢岳斫獾?，驅(qū)動NMOS管NI的柵極電容通過第一電阻Rl的充電，以延長驅(qū)動NMOS管NI導(dǎo)通時序，可通過調(diào)節(jié)第一電阻Rl的電阻值大小，以調(diào)節(jié)驅(qū)動NMOS管NI的導(dǎo)通時序與驅(qū)動PMOS管Pl的關(guān)斷時序的時間間隔，達(dá)到保護(hù)驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI的作用。
[0040]可以理解地，該高壓驅(qū)動電路的反相器電路10、非重疊電路20和驅(qū)動橋電路30等電路結(jié)構(gòu)簡單，所采用的元器件較小，占用面積小且有利于節(jié)省成本。而且，非重疊電路20通過第一電阻Rl延長驅(qū)動PMOS管Pl的柵極電容放電時間，或延長驅(qū)動NMOS管NI的柵極電容充電時間，使得驅(qū)動PMOS管Pl和第一NMOS管N2得到不同時序的方波信號，以避免驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI同時導(dǎo)通，有利于減少驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI的饋通電流，減少功率損耗。
[0041 ] 實施例2
[0042]圖7示出本實施例中的高壓驅(qū)動電路的電路圖。該高壓驅(qū)動電路包括反相器電路10、非重疊電路20和驅(qū)動橋電路30。其中，反相器電路10與第四信號輸入端IN相連，非重疊電路20與反相器電路10和驅(qū)動橋電路30相連，驅(qū)動橋電路30與第三信號輸出端OUT相連。該高壓驅(qū)動電路工作時，從第四信號輸入端IN輸入的信號經(jīng)反相器電路10進(jìn)行反相處理，形成并輸出反相信號;非重疊電路20對反相信號進(jìn)行處理，形成死區(qū)時間，以減少驅(qū)動橋電路30的饋通電流;驅(qū)動橋電路30對非重疊電路20輸出的反相信號進(jìn)行處理，以形成較大的驅(qū)動電流并通過第三信號輸出端OUT輸出，從而達(dá)到高壓驅(qū)動的目標(biāo)。
[0043]如圖7所示，驅(qū)動橋電路30包括驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI。驅(qū)動PMOS管Pl的柵極與非重疊電路20的非重疊電路20的第一信號輸出端330相連，源極與高電位供應(yīng)端VB相連，漏極連接在驅(qū)動匪OS管NI的漏極和第三信號輸出端OUT之間，用于向第三信號輸出端OUT輸出較大的灌電流(S卩驅(qū)動電流)。驅(qū)動NMOS管NI的柵極與非重疊電路20的第二信號輸出端340相連，源極與低電位供應(yīng)端VS相連，漏極連接在驅(qū)動PMOS管Pl的漏極和第三信號輸出端OUT之間，用于向第三信號輸出端OUT輸出較大的拉電流(即驅(qū)動電流)。
[0044I非重疊電路20包括第一非重疊單元21。第一非重疊單元21包括串聯(lián)的第一 PMOS管P2、第一電阻Rl和第一 NMOS管N2。第一 PMOS管P2的柵極接第一信號輸入端310，源極接高電位供應(yīng)端，漏極連接在第一電阻Rl和第一信號輸出端330之間。第一 NMOS管N2的柵極接第二信號輸入端320，源極接低電位供應(yīng)端VS;漏極連接在第一電阻Rl和第二信號輸出端340之間。其中，第一電阻R1是可調(diào)電阻，可通過調(diào)節(jié)第一電阻則的阻值延長第一PMOS管P2和第一NMOS管N2輸出信號的時序，以避免驅(qū)動橋電路30中的漏電流過大。
[0045]非重疊電路20還包括與第一非重疊單元21相連的第二非重疊單元22。第二非重疊單元22包括串聯(lián)第二 PMOS管P3、第二電阻R2和第二 NMOS管N3。第二 PMOS管P3的柵極接與反相器電路10的第三信號輸入端300，源極接高電位供應(yīng)端VB，漏極連接在第二電阻R2與第二非重疊單元22的第一信號輸入端310之間；第二 NMOS管N3的柵極接與反相器電路10的第三信號輸入端300，源極接低電位供應(yīng)端VS，漏極連接在第二電阻R2與第二非重疊單元22的第二信號輸入端320之間。其中是，第二電阻R2是可調(diào)電阻，可通過調(diào)節(jié)第二電阻R2的阻值延長第二 PMOS管P3和第二 NMOS管N3輸出信號的時序，以避免第一非重疊單元21之間存在過大的漏電流。
[0046]反相器電路10包括反相PMOS管P4和反相NMOS管N4。反相PMOS管P4的柵極與第四信號輸入端IN相連，源極與高電位供應(yīng)端VB相連，漏極連接在反相NMOS管N4的漏極和第三信號輸入端300之間。反相NMOS管N4的柵極與第四信號輸入端IN相連，源極與低電位供應(yīng)端VS相連，漏極連接在反相PMOS管P4與第三信號輸入端300之間。即反相PMOS管P4和反相NMOS管N4的柵極均與第四信號輸入端IN相連，漏極均與非重疊電路20的第二非重疊單元22相連。
[0047]本實施例所提供的高壓驅(qū)動電路的目標(biāo)在于提供較大的驅(qū)動電流，因此，流經(jīng)反相器電路10、非重疊電路20和驅(qū)動橋電路30的電流逐級增大。由于驅(qū)動橋電路30的輸出的驅(qū)動電流極大，為減小驅(qū)動橋電路30中驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI之間的饋通電流，在驅(qū)動橋電路30之間設(shè)置第一非重疊單元21。第一非重疊單元21的電流遠(yuǎn)小于驅(qū)動橋電路30的電流，可直接與反相器電路10相連，以驅(qū)動第一非重疊單元21，使得電流從反相器電路
10、第一非重疊單元21和驅(qū)動橋電路30逐級增大，如實施例1所示。當(dāng)然，也可以在反相器電路10與第一非重疊單元21之間設(shè)置第二非重疊單元22(如本實施例所示)，減小第一非重疊單元21中可能存在的饋通電流，進(jìn)一步減小驅(qū)動橋電路30的饋通電流;此時，第二非重疊單元22的電流遠(yuǎn)小于第一非重疊單元21的電流，可通過反相器電路10驅(qū)動，使得反相器電路
10、第二非重疊單元22、第一非重疊單元21和驅(qū)動橋電路30逐級增大。
[0048]該高壓驅(qū)動電路的工作過程如下:
[0049]如圖7結(jié)合圖8所示，當(dāng)?shù)谒男盘栞斎攵薎N由高電平信號變?yōu)榈碗娖叫盘枙r，低電平信號經(jīng)反相PMOS管P4處理后變?yōu)楦唠娖叫盘?，并通過第三信號輸入端300輸出至第二非重疊單元22。高電平信號使得第二 PMOS管P3迅速關(guān)斷而第二匪OS管N3迅速打開，使得與第二NMOS管N3的漏極相連的第二信號輸入端320的電壓由于第二 NMOS管N3的導(dǎo)通而被迅速拉低，從而導(dǎo)致第一匪OS管N2的柵極電壓因為迅速下降而使得第一匪OS管N2迅速的關(guān)斷。同時第一PMOS管P2的柵極電容通過第二電阻R2放電而使放電時間增大，導(dǎo)致第一PMOS管P2的導(dǎo)通時序相對于第一NMOS管N2的關(guān)斷時序就會晚一點(diǎn)，這樣第一NMOS管N2的關(guān)斷時序和第一 PMOS管P2的導(dǎo)通時序不一致，避免第一 PMOS管P2和第一 NMOS管N2同時導(dǎo)通，有利于減小第一 PMOS管P2和第一匪OS管N2的饋通電流?？梢岳斫獾?，第二非重疊單元22的設(shè)置有利于減少第一非重疊單元21中的第一 PMOS管P2和第一 NMOS管N2的饋通電流，以達(dá)到避免第一PMOS管P2和第一匪OS管N2損壞的作用?？梢岳斫獾兀谝?PMOS管P2的柵極電容通過第二電阻R2放電，以延長第一PMOS管P2的導(dǎo)通時序，可通過調(diào)節(jié)第二電阻R2的電阻值大小，以調(diào)節(jié)第一 NMOS管N2的關(guān)斷時序和第一 PMOS管P2的導(dǎo)通時序的時間間隔，達(dá)到保護(hù)第一 PMOS管P2和第一 NMOS管N2的作用。
[0050]第一PMOS管P2的輸出的高電平信號通過第一信號輸出端330和第二信號輸出端340分別到達(dá)驅(qū)動PMOS管Pl的柵極和驅(qū)動匪OS管NI的柵極。由于第一 PMOS管P2打開后驅(qū)動PMOS管Pl的柵極在第一時間Tl變?yōu)楦唠娖?，因此，?qū)動PMOS管Pl在第一時間Tl關(guān)斷。而驅(qū)動匪OS管NI的柵極電容通過第一電阻Rl充電，延長驅(qū)動NMOS管NI的導(dǎo)通時間，使其在經(jīng)過時間差ΛΤ1后于第二時間T2導(dǎo)通，從而使得驅(qū)動PMOS管Pl關(guān)斷時序和驅(qū)動NMOS管NI的導(dǎo)通時序不一致，避免驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI同時導(dǎo)通，有利于減小驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI的漏極電流I，減小功率損耗?？梢岳斫獾兀ㄟ^第一電阻Rl與驅(qū)動匪OS管NI的柵極電容的配合，以延長驅(qū)動NMOS管NI的導(dǎo)通時序，可通過調(diào)整第一電阻Rl的電阻值大小，以調(diào)節(jié)驅(qū)動PMOS管Pl的關(guān)斷時序和驅(qū)動NMOS管NI的的導(dǎo)通時序，因此，第一電阻Rl是可調(diào)電阻，可通過調(diào)節(jié)第一電阻Rl的阻值，以調(diào)節(jié)所需的時間差ΛΤ1。
[0051]如圖7結(jié)合圖8所示，當(dāng)?shù)谒男盘栞斎攵薎N由低電平信號變?yōu)楦唠娖叫盘枙r，高電平信號經(jīng)反相NMOS管N4處理后變?yōu)榈碗娖叫盘?，并通過第三信號輸入端300輸出至第二非重疊單元22。低電平信號使得第二 NMOS管N3迅速關(guān)斷而第二 PMOS管P3迅速打開，使得與第一非重疊單元21的第一信號輸入端310的電壓由于第二PMOS管P3的導(dǎo)通而被迅速拉高，從而導(dǎo)致第一PMOS管P2的柵極電壓因為迅速升高而使得第一PMOS管P2迅速的關(guān)斷.同時第一NMOS管N2的柵極電容通過第二電阻R2充電而使充電時間增大，導(dǎo)致第一 NMOS管N2的導(dǎo)通時序相對于第一PMOS管P2的關(guān)斷時序就會晚一點(diǎn)，這樣第一PMOS管P2的關(guān)斷時序和第一NMOS管N2的導(dǎo)通時序不一致，以避免第一匪OS管N2和第一PMOS管P2同時導(dǎo)通，有利于減小第一PMOS管P2和第一 NMOS管N2的饋通電流。可以理解地，第二非重疊單元22的設(shè)置有利于減少第一非重疊單元21中的第一PMOS管P2和第一NMOS管N2的饋通電流，以達(dá)到保護(hù)第一PMOS管P2和第一 NMOS管N2的作用。可以理解地，第一 NMOS管N2的柵極電容通過第二電阻R2的充電，以延長第一 NMOS管N2導(dǎo)通時序，可通過調(diào)節(jié)第二電阻R2的電阻值大小，以調(diào)節(jié)第一 NMOS管N2的導(dǎo)通時序與第一 PMOS管P2的關(guān)斷時序的時間間隔，達(dá)到保護(hù)第一 PMOS管P2和第一 NMOS管N2的作用。
[0052]第一NMOS管N2的低電平信號通過第一信號輸出端330和第二信號輸出端340分別到達(dá)驅(qū)動PMOS管Pl的柵極和驅(qū)動NMOS管NI的柵極。由于第一匪OS管N2打開后驅(qū)動匪OS管NI的柵極在第三時間T3變?yōu)榈碗娖?，因此，?qū)動NMOS管NI在第三時間T3關(guān)斷。而驅(qū)動PMOS管Pl的柵極電容通過第一電阻Rl放電，延長驅(qū)動PMOS管Pl的導(dǎo)通時間，使其經(jīng)過時間差ΛΤ2后于第四時間T4導(dǎo)通，從而使得驅(qū)動匪OS管NI的關(guān)斷時序和驅(qū)動PMOS管Pl的導(dǎo)通時序不一致，避免驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI同時導(dǎo)通，有利于減小驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI的漏極電流I，減小功率損耗?？梢岳斫獾?，通過第一電阻Rl與驅(qū)動PMOS管Pl的配合，以延長驅(qū)動PMOS管Pl的導(dǎo)通時序，可通過調(diào)節(jié)第一電阻Rl的電阻值大小，以調(diào)節(jié)驅(qū)動PMOS管Pl的導(dǎo)通時序和驅(qū)動WOS管NI的關(guān)斷時序，使得驅(qū)動PMOS管Pl導(dǎo)通時序和驅(qū)動匪OS管NI的關(guān)斷時序不一致，有利于減小驅(qū)動PMOS管Pl和驅(qū)動匪OS管NI的漏極電流I，減小功率損耗。因此，第一電阻Rl是可調(diào)電阻，可通過調(diào)節(jié)第一電阻Rl的阻值大小，以調(diào)節(jié)所需的時間差ΛΤ2ο
[0053]本實施例中所提供的高壓驅(qū)動電路通過第二電阻R2延長第一PMOS管Ρ2的柵極電容放電時間，或延長第一WOS管Ν2的柵極電容充電時間，使得第一PMOS管Ρ2和第一匪OS管Ν2得到不同時序的方波信號，以避免第一 PMOS管Ρ2和第一WOS管Ν2同時導(dǎo)通，有利于減少第一 PMOS管Ρ2和第一 NMOS管Ν2的饋通電流，減少功率損耗。該高壓驅(qū)動電路還通過第一電阻Rl延長驅(qū)動PMOS管Pl的柵極電容放電時間，或延長驅(qū)動WOS管NI的柵極電容充電時間，使得驅(qū)動PMOS管Pl和第一匪OS管Ν2得到不同時序的方波信號，以避免驅(qū)動PMOS管Pl和驅(qū)動NMOS管NI同時導(dǎo)通，有利于減少驅(qū)動PMOS管PI和驅(qū)動NMOS管NI的饋通電流，減少功率損耗。
[0054]本發(fā)明是通過上述具體實施例進(jìn)行說明的，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)明白，在不脫離本發(fā)明范圍的情況下，還可以對本發(fā)明進(jìn)行各種變換和等同替代。另外，針對特定情形或具體情況，可以對本發(fā)明做各種修改，而不脫離本發(fā)明的范圍。因此，本發(fā)明不局限于所公開的具體實施例，而應(yīng)當(dāng)包括落入本發(fā)明權(quán)利要求范圍內(nèi)的全部實施方式。
【主權(quán)項】
1.一種非重疊電路，連接在高電位供應(yīng)端(VB)和低電位供應(yīng)端(VS)之間，其特征在于，包括第一非重疊單元(21);所述第一非重疊單元(21)包括串聯(lián)的第一PMOS管(P2)、第一電阻(Rl)和第一NMOS管(N2);所述第一PMOS管(P2)的柵極接第一信號輸入端(310)，源極接高電位供應(yīng)端，漏極連接在所述第一電阻(Rl)和第一信號輸出端(330)之間;所述第一 NMOS管(N2)的柵極接第二信號輸入端(320)，源極接低電位供應(yīng)端(VS);漏極連接在所述第一電阻(Rl)和第二信號輸出端(340)之間。2.根據(jù)權(quán)利要求1所述的非重疊電路，其特征在于，所述第一電阻(Rl)是可調(diào)電阻。3.根據(jù)權(quán)利要求1所述的非重疊電路，其特征在于，還包括第二非重疊單元(22);所述第二非重疊單元(22)包括串聯(lián)第二 PMOS管(P3)、第二電阻(R2)和第二 NMOS管(N3);所述第二PMOS管(P3)的柵極接第三信號輸入端(300)，源極接高電位供應(yīng)端(VB)，漏極連接在所述第二電阻(R2)與所述第一信號輸入端(310)之間；所述第二 NMOS管(N3)的柵極接所述第三信號輸入端(300)，源極接低電位供應(yīng)端(VS)，漏極連接在所述第二電阻(R2)與所述第二信號輸入端(320)之間。4.根據(jù)權(quán)利要求3所述的非重疊電路，其特征在于，所述第二電阻(R2)是可調(diào)電阻。5.—種高壓驅(qū)動電路，連接在所述高電位供應(yīng)端(VB)和低電位供應(yīng)端(VS)之間，其特征在于，包括反相器電路(10)、權(quán)利要求1-4任一項所述的非重疊電路(20)和驅(qū)動橋電路(30); 所述反相器電路(10)，與第四信號輸入端(IN)相連，用于對所述第四信號輸入端(IN)輸入的信號進(jìn)行反相處理，形成反向信號； 所述非重疊電路(20)，與所述反相器電路(10)相連，用于對所述反向信號進(jìn)行處理，形成死區(qū)時間； 所述驅(qū)動橋電路(30)，與所述非重疊電路(20)和第三信號輸出端(OUT)相連，用于對所述反相信號進(jìn)行處理，以形成驅(qū)動電流并通過所述第三信號輸出端(OUT)輸出。6.根據(jù)權(quán)利要求5所述的高壓驅(qū)動電路，其特征在于，所述驅(qū)動橋電路(30)包括驅(qū)動PMOS管(Pl)和驅(qū)動NMOS管(NI);所述驅(qū)動PMOS管(Pl)的柵極與所述第一信號輸出端(330)相連，源極與所述高電位供應(yīng)端(VB)相連，漏極連接在所述驅(qū)動NMOS管(NI)的漏極和所述第三信號輸出端(OUT)之間；所述驅(qū)動匪OS管(NI)的柵極與所述第二信號輸出端(340)相連，源極與所述低電位供應(yīng)端(VS)相連，漏極連接在所述驅(qū)動PMOS管(Pl)的漏極和所述第三信號輸出端(OUT)之間。7.根據(jù)權(quán)利要求5所述的高壓驅(qū)動電路，其特征在于，所述反相器電路(10)包括反相PMOS管(P4)和反相NMOS管(N4);所述反相PMOS管(P4)的柵極與第四信號輸入端(IN)相連，源極與所述高電位供應(yīng)端(VB)相連，漏極連接在所述反相NMOS管(N4)的漏極和所述第三信號輸入端(300)之間;所述反相NMOS管(N4)的柵極與所述第四信號輸入端(IN)相連，源極與所述低電位供應(yīng)端(VS)相連，漏極連接在所述反相PMOS管(P4)與所述第三信號輸入端(300)之間。
【文檔編號】H03K19/0944GK105915211SQ201610332671
【公開日】2016年8月31日
【申請日】2016年5月17日
【發(fā)明人】高艦艇, 高存旗, 劉杰
【申請人】深圳芯能半導(dǎo)體技術(shù)有限公司