雙路高速線陣ccd數(shù)據(jù)采集電路的制作方法
【專利摘要】本發(fā)明公開了一種雙路高速線陣CCD數(shù)據(jù)采集電路，包括CCD數(shù)據(jù)采集模塊、放大模塊、A/D轉(zhuǎn)換模塊、存儲模塊，同步時序模塊，嵌入式控制器。在同步時序模塊的控制下，實現(xiàn)數(shù)據(jù)采集、轉(zhuǎn)換和存儲的同步。本發(fā)明能夠在很寬的波長范圍內(nèi)測量光譜信號，無需更換設(shè)備，一次就能夠?qū)⑺枰獪y量工作完成，大大提高測量效率。
【專利說明】雙路高速線陣CCD數(shù)據(jù)采集電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種線陣CCD數(shù)據(jù)采集電路。尤其是一種基于雙片CCD的光譜信號采集電路，屬于線陣CCD數(shù)據(jù)采集的【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002]CCD (Charge Coupled Devices)是一種電荷稱合器件,在精密測量、非接觸無損檢測、圖像處理等領(lǐng)域發(fā)揮重要作用。線陣CCD具有體積小、分辨率高、穩(wěn)定性好、抗干擾能力強(qiáng)、測量誤差小等特點，廣泛應(yīng)用于光譜測量系統(tǒng)中。當(dāng)所檢測的光譜波長范圍較大時，一片CCD不能夠檢測所有波長范圍的光譜，此時需要更換不同種類的測量儀器。因此，設(shè)計一種雙路高速線陣CCD數(shù)據(jù)采集電路來解決以上問題是有現(xiàn)實意義的。


【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是提供一種雙路的高速線陣CCD數(shù)據(jù)采集電路，克服現(xiàn)有技術(shù)中單片CCD電路所測光譜波長范圍窄的缺點，提高資源的利用率。
[0004]本發(fā)明的目的通過以下技術(shù)方案予以實現(xiàn):
[0005]所述雙路線陣CCD數(shù)據(jù)采集電路包括:CCD數(shù)據(jù)采集、放大、A/D轉(zhuǎn)換、存儲模塊，同步時序模塊，嵌入式控制器。其中CCD數(shù)據(jù)采集、放大、轉(zhuǎn)換、存儲模塊為并行雙路方式。
[0006]所述線陣CCD模塊的控制端與同步時序模塊連接，線陣CCD模塊的輸出端與放大模塊的輸入端連接；放大模塊的輸出端與A/D轉(zhuǎn)換模塊的輸入端連接；A/D轉(zhuǎn)換模塊的輸出端與FIFO存儲模塊的輸入端連接。所述雙路CCD采集模塊、A/D轉(zhuǎn)換模塊、以及FIFO存儲模塊的控制信號分別來自于同步時序模塊所產(chǎn)生的同步時序。存儲模塊的輸出端與嵌入式控制器連接。
[0007]所述同步時序模塊的輸入端連接嵌入式控制器，接收控制信號。
[0008]所述CCD采集模塊、A/D轉(zhuǎn)換模塊、以及FIFO存儲模塊在同步時序模塊的控制下，實現(xiàn)雙路數(shù)據(jù)采集、轉(zhuǎn)換和存儲的同步。
[0009]與現(xiàn)有的技術(shù)相比，本發(fā)明的有益效果是:能夠在很寬的波長范圍內(nèi)測量光譜信號，無需更換設(shè)備，一次就能夠?qū)⑺枰獪y量工作完成，大大提高測量效率。

【專利附圖】

【附圖說明】
[0010]圖1為本發(fā)明的系統(tǒng)總體結(jié)構(gòu)圖；
[0011]圖2為本發(fā)明的單路C⑶數(shù)據(jù)采集電路原理圖。

【具體實施方式】
[0012]結(jié)合圖1對本發(fā)明進(jìn)行說明:
[0013]雙路高速線陣CXD數(shù)據(jù)采集電路，包括:(XD數(shù)據(jù)采集、放大、A/D轉(zhuǎn)換、存儲模塊，同步時序模塊，嵌入式控制器，其中兩片線陣CCD模塊(I)的控制端與同步時序模塊(5)連接，兩片線陣CCD模塊(I)的輸出端分別連接兩個放大模塊(2)的輸入端；兩個轉(zhuǎn)換模塊
(3)的輸入端分別與兩個放大模塊(2)的輸出端連接，兩個轉(zhuǎn)換模塊(3)的輸出端分別與兩個存儲模塊(4)的輸入端連接，兩個轉(zhuǎn)換模塊(3)的控制端與同步時序模塊(5)連接；同步時序模塊(5)還與兩個存儲模塊(4)的控制端連接，兩個存儲模塊(4)的輸出端與嵌入式控制器(6)連接；同步時序模塊(5)的輸入端連接嵌入式控制器￠)，接收嵌入式控制器
(6)的命令。
[0014]雙路的CCD模塊⑴、雙路的轉(zhuǎn)換模塊(3)、以及雙路的存儲模塊⑷在同步時序模塊(5)的控制下，實現(xiàn)了雙路數(shù)據(jù)采集、轉(zhuǎn)換和存儲的同步。
[0015]下面以單路CCD數(shù)據(jù)采集為例，結(jié)合圖2對本發(fā)明作進(jìn)一步說明:
本發(fā)明由同步時序模塊CPLD (Complex Programmable Logic Device)產(chǎn)生控制信號CCD_CLK和CCD_R0G，作為線陣CCD模塊ILX554B的驅(qū)動信號，線陣CCD模塊在控制信號CCD_CLK和CCD_R0G的共同作用下完成初始化，并在CCD_CLK作用下將信號采集的結(jié)果進(jìn)行串行輸出；CCD模塊的輸出信號經(jīng)過放大模塊AD8031，使得信號強(qiáng)度適合模數(shù)轉(zhuǎn)換模塊AD9220。CCD模塊一次輸出周期內(nèi)共有2087個信號，其中前33個信號為無效啞信號(DummySignal)，之后才為有效的2048個像素信號，之后再為6個啞信號，至此一周期輸出結(jié)束。轉(zhuǎn)換模塊AD9220為并行12bit輸出的ADC，在時鐘信號ADC_CLK的作用下，CCD每輸出一位有效像素信號，經(jīng)過放大模塊，進(jìn)入轉(zhuǎn)換模塊進(jìn)行轉(zhuǎn)換。為了同步轉(zhuǎn)換每一位像素信號，轉(zhuǎn)換模塊AD9220的時鐘信號ADC_CLK與線陣CXD模塊ILX554B的時鐘頻率CCD_CLK相同，且有3個周期的延遲。存儲模塊FIFO (First Input First Output) IDT7285在寫信號FIF0_W的控制下將轉(zhuǎn)換模塊輸出的數(shù)據(jù)進(jìn)行高速存儲。存儲模塊IDT7285具有雙口輸入輸出、傳送速度快和先進(jìn)先出的特點，非常適合作為數(shù)據(jù)傳送不同層級之間的緩沖。存儲模塊的數(shù)據(jù)輸入線與轉(zhuǎn)換模塊的數(shù)據(jù)位數(shù)相同，即為12位。由嵌入式控制器讀取存儲模塊中已存數(shù)據(jù)。同步時序模塊CPLD是利用其內(nèi)部邏輯資源輸出信號CCD_CLK、CCD_R0G、ADC_CLK和FIF0_ff,實現(xiàn)CCD時序、ADC轉(zhuǎn)換時序和存儲時序之間的同步關(guān)系。本電路中，CCD模塊、轉(zhuǎn)換模塊、存儲模塊的時鐘輸入為頻率相同的時鐘信號，且同步工作。CCD輸出信號的同時，轉(zhuǎn)換模塊接收輸出信號并進(jìn)行轉(zhuǎn)換，轉(zhuǎn)換結(jié)束后數(shù)據(jù)信號并行輸出至存儲模塊。
[0016]本系統(tǒng)中嵌入式控制器與同步時序模塊相連。當(dāng)嵌入式控制器發(fā)出控制信號后，同步時序模塊接收到該信號后立即產(chǎn)生各路時序信號，使線陣CCD模塊ILX554B、轉(zhuǎn)換模塊AD9220、存儲模塊IDT7285按規(guī)定的時序完成整個數(shù)據(jù)采樣過程并將CCD的數(shù)據(jù)存入存儲模塊中，嵌入式控制器的12個引腳與存儲模塊的12個引腳相連組成12位數(shù)據(jù)線，通過12位數(shù)據(jù)線嵌入式控制器可將已存入存儲模塊的數(shù)據(jù)讀到嵌入式控制器的片內(nèi)存儲器中，并通過USB 口將數(shù)據(jù)傳送給上位計算機(jī)。
[0017]以上已對本發(fā)明進(jìn)行了具體說明。顯然，本發(fā)明的實現(xiàn)并不受上述方式的限制，只要采用了本發(fā)明的方法構(gòu)思和技術(shù)方案進(jìn)行的各種改進(jìn)，或未經(jīng)改進(jìn)將本發(fā)明的構(gòu)思和技術(shù)方案直接應(yīng)用于其它場合的，均在本發(fā)明的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.雙路高速線陣CCD數(shù)據(jù)采集電路，包括:CCD數(shù)據(jù)采集、放大、A/D轉(zhuǎn)換、存儲模塊，同步時序模塊，嵌入式控制器，其特征是:所述線陣CCD模塊(I)的控制端與同步時序模塊(5)連接，線陣CCD模塊(I)的輸出端連接放大模塊(2)的輸入端，所述轉(zhuǎn)換模塊(3)的輸入端與放大模塊(2)的輸出端連接，轉(zhuǎn)換模塊(3)的輸出端與存儲模塊(4)的輸入端連接，轉(zhuǎn)換模塊(3)的控制端與同步時序模塊(5)連接，所述同步時序模塊(5)還與存儲模塊(4)的控制端連接，所述存儲模塊(4)的輸出端與嵌入式控制器(6)連接，所述同步時序模塊(5)的輸入端連接嵌入式控制器(6)。
2.如權(quán)利要求1所述的雙路高速線陣CCD數(shù)據(jù)采集電路，其特征是:所述CCD模塊(I)、放大模塊(2)、轉(zhuǎn)換模塊(3)、存儲模塊(4)為并行雙路方式。
3.如權(quán)利要求2所述的雙路高速線陣CCD數(shù)據(jù)采集電路，其特征是:所述并行雙路方式在同步時序模塊(5)的控制下，實現(xiàn)雙路數(shù)據(jù)采集、轉(zhuǎn)換和存儲的同步。
【文檔編號】G01J3/28GK104236712SQ201410523413
【公開日】2014年12月24日 申請日期:2014年9月30日 優(yōu)先權(quán)日:2014年9月30日
【發(fā)明者】朱建鴻, 于力革, 吳亞平, 劉歡 申請人:江南大學(xué)