本實(shí)用新型設(shè)計(jì)雷達(dá)數(shù)字接收機(jī)領(lǐng)域，尤其涉及一種分布式外輻射源雷達(dá)多通道數(shù)據(jù)采集裝置。

背景技術(shù)：

外輻射源雷達(dá)也被稱為無(wú)源雷達(dá)，是一種自身不發(fā)射電磁波，而是利用非合作輻射源對(duì)目標(biāo)進(jìn)行探測(cè)的新體制雷達(dá)。與傳統(tǒng)有源雷達(dá)相比，外輻射源雷達(dá)主要優(yōu)點(diǎn)有：(1)無(wú)需頻率分配、無(wú)輻射、抗摧毀能力強(qiáng)；(2)反隱身、低空探測(cè)能力強(qiáng)；(3)研制和維護(hù)成本低、設(shè)備體積小、機(jī)動(dòng)性強(qiáng)、易于部署。

一臺(tái)分布式外輻射源雷達(dá)系統(tǒng)，有模擬接收部分、數(shù)字采集部分、GPS同步電路等。模擬接收部分是對(duì)雷達(dá)天線接收的回波信號(hào)進(jìn)行放大、濾波、變頻，以得到更純凈且更便于數(shù)字接收部分采集的信號(hào)；數(shù)字采集部分是將模擬接收部分處理后的信號(hào)采樣數(shù)字化，并做一些基本的信號(hào)處理，再傳輸?shù)絇C做后續(xù)信號(hào)處理；GPS同步電路提供是多站接收機(jī)的同步信號(hào)和同步時(shí)鐘。一般來(lái)說(shuō)，模擬接收部分有頻率選擇性，即針對(duì)不同的頻段和帶寬的回波信號(hào)，接收機(jī)的設(shè)計(jì)會(huì)有所不同，但是數(shù)字采集部分卻可以是通用的。

外輻射源雷達(dá)所用的第三方發(fā)射源多為民用數(shù)字廣播電視信號(hào)，其特點(diǎn)是帶寬大，要求采樣率高，當(dāng)接收機(jī)通道數(shù)較多時(shí)，數(shù)據(jù)量也變得很大，這對(duì)數(shù)字信號(hào)處理器速率和接收機(jī)數(shù)據(jù)傳輸能力是一個(gè)很大的挑戰(zhàn)。同時(shí)，為了對(duì)目標(biāo)精確有效定位，需要多個(gè)接收站同時(shí)工作，而多站的同步接收也是一個(gè)技術(shù)難點(diǎn)。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述的技術(shù)挑戰(zhàn)，本實(shí)用新型提出了一種分布式外輻射源雷達(dá)多通道數(shù)據(jù)采集裝置。

本實(shí)用新型技術(shù)方案如下：

一種分布式外輻射源雷達(dá)多通道數(shù)據(jù)采集裝置，包括：包含有ADC電路的模數(shù)轉(zhuǎn)換電路；GPS信息獲取電路；用于數(shù)字信號(hào)下變頻處理以及數(shù)據(jù)打包的FPGA芯片；用于GPS信息接收和與FPGA通信的ARM芯片；包含有DDS芯片且用于時(shí)鐘產(chǎn)生的時(shí)鐘管理電路；光纖收發(fā)接口電路；包含有EPCS芯片且用于實(shí)現(xiàn)FPGA芯片程序下載的程序加載電路；用于給不同電路供電的電源管理電 路；

所述的模數(shù)轉(zhuǎn)換電路、程序加載電路、光纖收發(fā)接口電路、GPS信息獲取電路分別與FPGA芯片連接，時(shí)鐘管理電路與FPGA芯片、模數(shù)轉(zhuǎn)換電路連接，ARM芯片與GPS信息獲取電路、FPGA芯片連接。

包括有連接在一起的兩個(gè)FPGA芯片，分別為FPGA芯片1、FPGA芯片2；

包括有兩個(gè)光纖收發(fā)電路接口電路，分別為光纖收發(fā)電路接口電路1、光纖收發(fā)電路接口電路2；

包括有六個(gè)ADC電路，分別為ADC電路1、ADC電路2、ADC電路3、ADC電路4、ADC電路5、ADC電路6；

ADC電路1、ADC電路2、ADC電路3的采樣輸出端分別與FPGA芯片1連接；ADC電路4、ADC電路5、ADC電路6的采樣輸出端分別與FPGA芯片2連接；光纖收發(fā)電路接口電路1與FPGA芯片1連接，光纖收發(fā)電路接口電路2與FPGA芯片2連接；GPS信息獲取電路、ARM芯片分別與FPGA芯片2連接；程序加載電路分別與FPGA芯片1、FPGA芯片2連接。

所述FPGA芯片1與FPGA芯片2內(nèi)部電路相同，兩個(gè)FPGA芯片均包括AD數(shù)據(jù)接收電路、數(shù)字下變頻電路、PLL時(shí)鐘鎖相電路、數(shù)據(jù)串并轉(zhuǎn)換電路、光纖數(shù)據(jù)收發(fā)電路、與ARM通信接口電路、DDS配置電路；

AD數(shù)據(jù)接收電路與數(shù)字下變頻電路連接，數(shù)字下變頻電路的輸出與數(shù)據(jù)串并轉(zhuǎn)換電路相連，數(shù)據(jù)串并轉(zhuǎn)換電路的輸出與光纖數(shù)據(jù)收發(fā)電路相連，光纖數(shù)據(jù)收發(fā)電路的輸出與光纖收發(fā)電路接口電路相連；PLL時(shí)鐘鎖相電路與FPGA內(nèi)部各個(gè)電路相連，用于提供電路工作時(shí)鐘，與ARM通信接口電路與FPGA的IO口相連，DDS配置電路獨(dú)立配置DDS芯片。

所述的時(shí)鐘管理電路包括一個(gè)用于產(chǎn)生所需頻率時(shí)鐘信號(hào)的DDS芯片、時(shí)鐘源選擇電路以及時(shí)鐘整形和分配電路；時(shí)鐘源選擇電路用于選擇DDS芯片產(chǎn)生的時(shí)鐘信號(hào)或GPS信息獲取電路產(chǎn)生的基準(zhǔn)時(shí)鐘作為系統(tǒng)時(shí)鐘源，與時(shí)鐘整形和分配電路相連，時(shí)鐘整形和分配電路中的時(shí)鐘分配器將一路時(shí)鐘信號(hào)分成八路時(shí)鐘信號(hào)分別輸入兩個(gè)FPGA芯片和六個(gè)ADC電路中。

所述的程序加載電路包括EPCS芯片和JTAG下載接口；EPCS芯片與FPGA芯片上用于下載程序的IO口相連，JTAG下載接口連接外部下載器下載FPGA 程序。

所述的兩個(gè)光纖收發(fā)接口電路直接插入光模塊，再連接光纖線傳輸數(shù)據(jù)。

所述的電源管理電路:包括5V轉(zhuǎn)3.3V電源電路、5V轉(zhuǎn)3V電源電路、5V轉(zhuǎn)2.5V電源電路、5V轉(zhuǎn)1.8V電源電路、5V轉(zhuǎn)1.1V電源電路、5V轉(zhuǎn)0.9V電源電路，分別給裝置中各芯片供電。

本實(shí)用新型具有以下優(yōu)點(diǎn)和積極效果：1、采樣率可以編程設(shè)置，便于多種雷達(dá)信號(hào)的采集；2、信號(hào)處理和傳輸能力強(qiáng)，實(shí)現(xiàn)多通道實(shí)時(shí)信號(hào)處理和傳輸；3、可實(shí)現(xiàn)多個(gè)接收站同步接收，大大加強(qiáng)雷達(dá)威力；4、采用光纖可實(shí)現(xiàn)遠(yuǎn)距離數(shù)據(jù)傳輸。

附圖說(shuō)明

圖1為本實(shí)用新型的系統(tǒng)框圖。

圖2為利用GPS信息實(shí)現(xiàn)多站同步采集設(shè)計(jì)示意圖。

圖3為本實(shí)用新型的FPGA芯片內(nèi)部數(shù)據(jù)流示意圖。

圖4為本實(shí)用新型的FPGA芯片內(nèi)部數(shù)字下變頻電路工作示意圖。

圖5為本實(shí)用新型的時(shí)鐘管理電路工作示意圖。

具體實(shí)施方式

下面以具體實(shí)施例結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。

參見(jiàn)圖1，本實(shí)用新型包括以六個(gè)高分辨率、低噪聲ADC為主體的模數(shù)轉(zhuǎn)換電路，以兩片F(xiàn)PGA芯片為核心的數(shù)據(jù)處理電路，以HJ5442M GPS電路為主體的GPS信息獲取電路，以一片ARM芯片為主體的用于讀取并解析GPS信息和與FPGA通信的輔控電路，以EPCS芯片為主體的用于實(shí)現(xiàn)FPGA芯片程序加載的程序加載電路，以DDS芯片為主體的時(shí)鐘管理電路，時(shí)鐘信號(hào)整形和分配電路，光纖收發(fā)電路接口電路，電源管理電路。

本實(shí)施例中，ADC電路選用分辨率為14位的ADC芯片，采樣率為80Msps，采樣信號(hào)的無(wú)雜散動(dòng)態(tài)范圍高達(dá)90dB。

本實(shí)施例中，F(xiàn)PGA芯片選用Altera公司的EP2AGX125EF35I5，其內(nèi)部包括AD數(shù)據(jù)接收電路、數(shù)字下變頻電路、數(shù)據(jù)串并轉(zhuǎn)換電路、光纖收發(fā)電路、PLL時(shí)鐘鎖相電路、與ARM通信接口電路、DDS配置電路。AD數(shù)據(jù)接收電路接收ADC采樣后的數(shù)字信號(hào)，將該數(shù)據(jù)送到數(shù)字下變頻電路處理以降低數(shù)據(jù)率；數(shù) 據(jù)串并轉(zhuǎn)換電路將下變頻后的三路數(shù)據(jù)合并成一路串行數(shù)據(jù)，與光纖收發(fā)電路相連；PLL時(shí)鐘鎖相電路產(chǎn)生匹配各個(gè)電路所需的工作頻率的時(shí)鐘，以保證各電路工作時(shí)鐘與數(shù)據(jù)率相匹配；與ARM通信接口電路與ARM相連，實(shí)現(xiàn)雙工通信；DDS配置電路與DDS芯片相連，用于配置DDS芯片產(chǎn)生系統(tǒng)所需的工作時(shí)鐘。同時(shí)兩片F(xiàn)PGA通過(guò)IO口互連，用于板內(nèi)通信。

本實(shí)施例中，GPS信息獲取電路采用先進(jìn)的時(shí)間頻率測(cè)控技術(shù)馴服高穩(wěn)定度晶振，將GPS的長(zhǎng)期穩(wěn)定性與高穩(wěn)晶振的短期穩(wěn)定性完美結(jié)合，是高精度的時(shí)間和頻率基準(zhǔn)源，能接收GPS衛(wèi)星時(shí)間同步信號(hào)，產(chǎn)生的標(biāo)準(zhǔn)秒脈沖信號(hào)與FPGA連接，獲取的時(shí)間和經(jīng)緯度信息傳送到ARM芯片。

本實(shí)施例中，ARM芯片選用LPC2292，用于接收GPS電路獲取的基準(zhǔn)時(shí)間信息、本地經(jīng)緯度位置信息，并解析數(shù)據(jù)后傳送至FPGA，同時(shí)還與FPGA通信。

本實(shí)施例中，EPCS芯片選用EPCS128，該芯片是Altera公司的串行配置器件，擁有128Mbit大容量。

本實(shí)施例中，DDS芯片選用ADI公司的AD9951，該芯片采用先進(jìn)的DDS技術(shù)，內(nèi)置一個(gè)高性能14位數(shù)模轉(zhuǎn)換器，合成頻率高達(dá)160MHz，可選擇外部時(shí)鐘或內(nèi)部400MHz時(shí)鐘作為參考時(shí)鐘，通過(guò)串行IO口接收32位頻率控制字，輸出信號(hào)相位噪聲高達(dá)-120dBc/Hz@1kHz。

圖2是利用GPS信息實(shí)現(xiàn)多站同步采集設(shè)計(jì)示意圖。多站同步采集關(guān)鍵點(diǎn)是多個(gè)接收站需要有同一個(gè)時(shí)間基準(zhǔn)，利用GPS信號(hào)可以實(shí)現(xiàn)。本實(shí)例中，ARM初始化啟動(dòng)標(biāo)志信號(hào)為0，上位機(jī)預(yù)先設(shè)置一個(gè)啟動(dòng)采集的時(shí)間點(diǎn)，此時(shí)間點(diǎn)信息傳輸?shù)紸RM，ARM將其與接收GPS獲取的當(dāng)前實(shí)時(shí)時(shí)間信息比較，當(dāng)兩者不相同時(shí)，ARM將啟動(dòng)標(biāo)志信號(hào)置0，當(dāng)兩者相等時(shí)，ARM將啟動(dòng)標(biāo)志信號(hào)置1，并將其傳輸?shù)紽PGA，F(xiàn)PGA利用GPS電路的PPS信號(hào)讀取啟動(dòng)標(biāo)志信號(hào)，當(dāng)檢測(cè)到啟動(dòng)標(biāo)志信號(hào)為1時(shí)，控制接收機(jī)啟動(dòng)采集數(shù)據(jù)；圖2的處理過(guò)程所涉及到的方法以及用到的軟件均是基于現(xiàn)有技術(shù)，不屬于本實(shí)用新型的創(chuàng)新點(diǎn)，本實(shí)用新型僅選取眾多現(xiàn)有方法中的一個(gè)作為實(shí)施例。

圖3是本實(shí)用新型的FPGA芯片內(nèi)部數(shù)據(jù)流示意圖。在FPGA內(nèi)部，接收三路AD采樣的數(shù)據(jù)，分別作數(shù)字下變頻處理，降低數(shù)據(jù)率后的數(shù)據(jù)在進(jìn)行并串格式轉(zhuǎn)換，三路并行數(shù)據(jù)變換成一路串行比特流數(shù)據(jù)，再由光纖收發(fā)電路發(fā)送出 去。

圖4是FPGA內(nèi)部數(shù)字下變頻電路工作示意圖。AD采樣的數(shù)據(jù)分成兩路，分別與數(shù)控振蕩器NCO產(chǎn)生的正余弦信號(hào)相乘，相乘后的數(shù)據(jù)經(jīng)截取分別輸入第一級(jí)FIR濾波器，抽取濾波后的數(shù)據(jù)經(jīng)截取再分別輸入第二級(jí)FIR濾波器，再次抽取濾波后的I/Q基帶數(shù)據(jù)經(jīng)截取存入FIFO。截取位數(shù)綜合考慮了信號(hào)動(dòng)態(tài)范圍和FPGA資源，保證了截取高位。其中，NCO、乘法器、FIR均由Altera公司提供的IP核完成，第一級(jí)FIR濾波器抽取4倍，第二級(jí)FIR濾波器抽取2倍，兩級(jí)FIR濾波器的通帶截止頻率和阻帶截止頻率根據(jù)輸入信號(hào)帶寬和FPGA資源進(jìn)行設(shè)置。

圖5是本實(shí)用新型的時(shí)鐘管理電路工作示意圖。時(shí)鐘管理電路包括一片80MHz高穩(wěn)晶振、一片DDS芯片用于產(chǎn)生所需頻率時(shí)鐘信號(hào)、GPS基準(zhǔn)時(shí)鐘接口、時(shí)鐘源選擇電路以及時(shí)鐘整形和分配電路。時(shí)鐘源選擇電路選擇晶振或DDS產(chǎn)生的時(shí)鐘信號(hào)或GPS產(chǎn)生的基準(zhǔn)時(shí)鐘作為系統(tǒng)時(shí)鐘源，再將時(shí)鐘信號(hào)經(jīng)過(guò)比較器整形，輸入時(shí)鐘分配器，時(shí)鐘分配器將一路時(shí)鐘信號(hào)分成八路時(shí)鐘信號(hào)分別于兩片F(xiàn)PGA芯片和六片ADC芯片相連。

本實(shí)用新型所涉及到的方法或軟件均為現(xiàn)有技術(shù)，不屬于本實(shí)用新型的創(chuàng)新內(nèi)容，本實(shí)用新型只對(duì)硬件進(jìn)行改進(jìn)與創(chuàng)新。

以上所揭露的僅為本實(shí)用新型的較佳實(shí)施例而已，當(dāng)然不能以此來(lái)限定本實(shí)用新型之權(quán)利范圍，因此依本實(shí)用新型申請(qǐng)范圍所作的等效變化，仍屬于本實(shí)用新型的保護(hù)范圍。