一種內(nèi)嵌8051ip核的fpga信息處理系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及宇航計(jì)算機(jī)技術(shù)領(lǐng)域，特別涉及一種內(nèi)嵌8051 IP核的FPGA信息處理系統(tǒng)。
【背景技術(shù)】
[0002]長(zhǎng)期以來(lái)，單片機(jī)以其性?xún)r(jià)比高、體積小、功能靈活等方面的獨(dú)特優(yōu)點(diǎn)被廣泛應(yīng)用于宇航產(chǎn)品中。但受其內(nèi)部資源的限制，單片機(jī)需要在片外擴(kuò)展眾多硬件資源以滿(mǎn)足不同應(yīng)用的需求。隨著EDA (Electronic Design Automat1n,電子設(shè)計(jì)自動(dòng)化)技術(shù)的發(fā)展，可重構(gòu)的嵌入式MCU核一DW8051核、功能復(fù)雜的IP核及各種功能強(qiáng)大的EDA工具的出現(xiàn)，使得將MCU、存儲(chǔ)器和一些外圍電路集成到一個(gè)芯片中成為可能。
[0003]現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)正是由于其功能強(qiáng)大、可重復(fù)編程、可以嵌入多種IP核、資源豐富等顯著優(yōu)勢(shì)，被廣泛應(yīng)用于宇航信息處理裝置中。但FPGA使用于空間環(huán)境中存在抗空間輻射能力差，容易發(fā)生SEU(Single EventUpset，單粒子翻轉(zhuǎn))故障對(duì)衛(wèi)星功能造成了不同程度的故障，因此必須采取一定的抗輻加固措施以提高其可靠性。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種內(nèi)嵌8051 IP核的抗輻射高可靠FPGA信息處理裝置，以實(shí)現(xiàn)現(xiàn)有星載信息處理裝置的小型化、抗輻射、高可靠。
[0005]具體的技術(shù)方案如下:
[0006]一種內(nèi)嵌8051 IP核的FPGA信息處理系統(tǒng)，包括FPGA芯片、反熔絲PROM芯片、回讀刷新ASIC芯片及外設(shè)器件，其中，
[0007]所述反熔絲PROM芯片設(shè)置于所述FPGA芯片外部，作為程序存儲(chǔ)器內(nèi)部存儲(chǔ)所述FPGA芯片的第一配置信息，系統(tǒng)加電后所述FPGA芯片從所述反熔絲PROM芯片中加載第一配置信息；
[0008]所述回讀刷新ASIC芯片設(shè)置于所述FPGA芯片與所述反熔絲PROM芯片之間，用于周期性的讀取所述FPGA芯片內(nèi)部的第二配置信息，并與所述反熔絲PROM芯片中第一配置信息進(jìn)行比對(duì)，當(dāng)兩者數(shù)據(jù)不一致時(shí)，則對(duì)所述FPGA芯片內(nèi)部的第二配置信息進(jìn)行刷新操作或重新加載；
[0009]所述外設(shè)器件通過(guò)接口連接于所述FPGA芯片外部，用于對(duì)所述FPGA芯片進(jìn)行功能性擴(kuò)展。
[0010]進(jìn)一步的，所述FPGA芯片內(nèi)部嵌有復(fù)數(shù)個(gè)8051 IP核，所述8051 IP核作為所述FPGA芯片的控制核心CPU，用于邏輯數(shù)據(jù)運(yùn)算和軟件流程控制。
[0011]進(jìn)一步的，所述8051 IP核外部連接復(fù)數(shù)個(gè)RAM IP核，所述RAM IP核作為CPU的數(shù)據(jù)緩存區(qū)，系統(tǒng)運(yùn)行過(guò)程中CPU將運(yùn)算過(guò)程數(shù)據(jù)存至所述RAM IP核中并在需要時(shí)將運(yùn)算過(guò)程數(shù)據(jù)從所述RAM IP核中讀出。
[0012]進(jìn)一步的，所述8051 IP核外部連接復(fù)數(shù)個(gè)ROM IP核，所述ROM IP核作為CPU的程序存儲(chǔ)區(qū)，用于存放CPU運(yùn)行過(guò)程中的指令程序，系統(tǒng)加電后CPU從所述ROM IP核中逐條讀取程序并譯碼執(zhí)行。
[0013]進(jìn)一步的，所述FPGA芯片內(nèi)部設(shè)置有復(fù)數(shù)個(gè)表決器，所述表決器與所述功能模塊連接。
[0014]進(jìn)一步的，所述8051 IP核外部連復(fù)數(shù)個(gè)接功能模塊，所述功能模塊可實(shí)現(xiàn)CPU控制及訪(fǎng)問(wèn)所述表決器。
[0015]進(jìn)一步的，所述功能模塊包括總線(xiàn)控制模塊、串行通訊模塊、遙測(cè)模塊、程控指令模塊中任項(xiàng)或多項(xiàng)。
[0016]進(jìn)一步的，所述FPGA芯片內(nèi)部的8051 IP核、ROM IP核、RAM IP核、功能模塊及表決器的數(shù)量相同，且均采用三模冗余設(shè)計(jì)。
[0017]進(jìn)一步的，所述外設(shè)器件為模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、指令驅(qū)動(dòng)芯片、總線(xiàn)通訊芯片中任一一項(xiàng)或多項(xiàng)。
[0018]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果:
[0019]1.8051 IP核放置于FPGA內(nèi)部具有靈活性高、小型化優(yōu)點(diǎn)；
[0020]2.對(duì)核心器件FPGA采取回讀刷新操作，可以提高其抗輻射性能；
[0021]3.反熔絲PROM芯片和回讀刷新ASIC芯片采用反熔絲工藝，具有較高的抗空間輻射指標(biāo)，可以應(yīng)對(duì)空間高能粒子干擾；
[0022]4.RAM設(shè)計(jì)采用IP核方法使用FPGA內(nèi)部的RAM資源，可實(shí)現(xiàn)信息處理系統(tǒng)的小型化設(shè)計(jì)；
[0023]5.ROM設(shè)計(jì)采用IP核方法使用FPGA內(nèi)部的ROM資源，可實(shí)現(xiàn)信息處理系統(tǒng)的小型化設(shè)計(jì)；
[0024]6.采取三模冗余TMR(Triple Modular Redundancy)設(shè)計(jì)可有效預(yù)防可見(jiàn)高能粒子對(duì)系統(tǒng)的干擾，提高整個(gè)信息處理系統(tǒng)的可靠性；
[0025]7.此系統(tǒng)具有體積小、功耗低、成本低、可靠性高等優(yōu)點(diǎn)。
【附圖說(shuō)明】
[0026]圖1為本發(fā)明的整體結(jié)構(gòu)示意圖；
[0027]圖2為本發(fā)明8051 IP核與IP核互連原理框圖；
[0028]圖3為本發(fā)明回讀刷新ASIC芯片與FPGA芯片以及反熔絲PROM芯片互連原理框圖；
[0029]圖4為本發(fā)明內(nèi)部采用TMR設(shè)計(jì)的原理框圖。
[0030]【符號(hào)說(shuō)明】
[0031]100 FPGA信息處理系統(tǒng)
[0032]101 FPGA 芯片
[0033]102 反熔絲PROM芯片
[0034]103 回讀刷新ASIC芯片
[0035]104 外設(shè)器件
[0036]105 8051 IP 核
[0037]106RAM IP 核
[0038]107ROM IP 核
[0039]108功能模塊
[0040]109表決器
[0041]400IP 核模塊
[0042]401第一功能模塊
[0043]402第二功能模塊
[0044]403第三功能模塊
[0045]404第一表決器
[0046]405第二表決器
[0047]406第三表決器
【具體實(shí)施方式】
[0048]以下將結(jié)合本發(fā)明的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整的描述和討論，顯然，這里所描述的僅僅是本發(fā)明的一部分實(shí)例，并不是全部的實(shí)例，基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明的保護(hù)范圍。
[0049]參考圖1本發(fā)明的整體結(jié)構(gòu)不意圖，公開(kāi)了一種內(nèi)嵌8051 IP核的抗福射高可靠FPGA信息處理系統(tǒng)100，在電路硬件上主要包括FPGA芯片101、反熔絲PROM芯片102、回讀刷新ASIC芯片103及外設(shè)器件104。其中，采用FPGA芯片101作為整個(gè)FPGA信息處理系統(tǒng)100的核心器件，F(xiàn)PGA芯片101具有功能強(qiáng)大、可重復(fù)編程、開(kāi)發(fā)周期短、體積小等顯著優(yōu)勢(shì)，越來(lái)越多地被應(yīng)用于國(guó)內(nèi)外航天領(lǐng)域。
[0050]所述FPGA芯片101、反熔絲PROM芯片102和回讀刷新ASIC芯片103的連接關(guān)系如圖3所示，所述反熔絲PROM芯片102設(shè)置于所述FPGA芯片101外部，作為程序存儲(chǔ)器內(nèi)部存儲(chǔ)所述FPGA芯片101的第一配置信息，系統(tǒng)加電后所述FPGA芯片101從所述反熔絲PROM芯片102中加載第一配置信息。其中，所述反熔絲PROM芯片102內(nèi)部存儲(chǔ)所述FPGA芯片101的第一配置信息需經(jīng)專(zhuān)用燒錄器將FPGA芯片101所述第一配置信息燒入，具有較高的抗空間輻射指標(biāo)，可以應(yīng)對(duì)空間高能粒子干擾。優(yōu)選的，在一些實(shí)施案例中反熔絲PROM芯片選型為XQR17V16CC44V，燒錄器為BP1710 Universal Device Programmer2.0 Interface燒錄器、燒錄軟件為BPWinV5.6。
[0051]所述回讀刷新ASIC芯片103作為提升FPGA信息處理系統(tǒng)100的抗輻射性能的關(guān)鍵器件設(shè)置于所述FPGA芯片101與所述反熔絲PROM芯片102之間，其與所述FPGA芯片101和所述反熔絲PROM芯片102的連接關(guān)系可見(jiàn)圖3，與反熔絲PROM芯片102的互連信號(hào)為數(shù)據(jù)總線(xiàn)DATA[7:0]、時(shí)鐘節(jié)拍信號(hào)CCLK、片選信號(hào)CE、輸出有效信號(hào)OE ;與FPGA芯片101的連接信號(hào)為數(shù)據(jù)總線(xiàn)DATA[7:0]、時(shí)鐘節(jié)拍信號(hào)CCLK、編程信號(hào)PR0G、讀寫(xiě)控制信號(hào)RD/WR、片選信號(hào)CS、初始化信號(hào)INIT、配置結(jié)束信號(hào)DONE等。
[0052]在系統(tǒng)加電后將反熔絲PROM芯片102中的數(shù)據(jù)加載至FPGA芯片101中，系統(tǒng)運(yùn)行過(guò)程中周期性地回讀FPGA芯片101內(nèi)部配置的第二配置信息，并與反熔絲PROM芯片102中第一配置信息進(jìn)行比對(duì)，當(dāng)發(fā)現(xiàn)兩者數(shù)據(jù)不一致時(shí)，即對(duì)FPGA芯片101內(nèi)的第二配置信息進(jìn)行刷新或重新加載FPGA芯片101。所述回讀刷新ASIC芯片103也采用反熔絲工藝并具有較高的抗輻射指標(biāo)。優(yōu)選的，為在一些實(shí)施案例中回讀刷新ASIC芯片103的型號(hào)為JFM-8001，該芯片與FPGA芯片101的連接方式為Select—MAP。
[0053]所述外設(shè)器件104通過(guò)接口連接