專利名稱：具有跟蹤改進的sram寫能力的功率的負電壓發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及一種集成電路，尤其涉及一種靜態(tài)隨機存取存儲器(SRAM)， 更具體地，涉及用于SRAM的寫操作的方法和電路。
背景技術(shù)：
靜態(tài)隨機存取存儲器(SRAM)通常用在集成電路中。SRAM單元具有在不需要更新 的情況下保持數(shù)據(jù)的有利特點。SRAM單元可包括不同數(shù)量的晶體管，并且通常由晶體管的 數(shù)量來命名，例如，六-晶體管(6-T) SRAM、八-晶體管(8-T)SRAM等。晶體管通常形成用于 存儲位的數(shù)據(jù)鎖存器?？梢蕴砑痈郊泳w管來控制對晶體管的存取。SRAM單元通常被布置 為具有行和列的陣列。通常，SRAM單元的每行都連接至字線，其確定當前SRAM單元被選擇 或不被選擇。SRAM單元的每列都連接至位線(或一對位線)，其被用于將位存儲到SRAM單 元或從SRAM單元讀取位。隨著縮小集成電路需求的增加，減小了集成電路的電源電壓以及存儲電路的電源 電壓。從而，減小了 SRAM單元的讀取和寫入容限(其被用于指示如何可靠地讀取和寫入 SRAM單元的位)。由于存在靜態(tài)噪聲，所以減小的讀取和寫入容限可能導致各個讀取和寫 入操作中的錯誤。已經(jīng)開發(fā)了多種方法來降低VCCmin，VCCmin為可靠讀取和寫入操作所要求的最 小電源電壓VCC，以及適合于不斷下降的電源電壓。例如，負位線技術(shù)被用于改善處于低電 源電壓的單元寫能力，特別是當抑制字線電壓時。參考圖1，其為連接至負電壓發(fā)生器120 的6-T SRAM單元。假設“0”位將被寫入到所示的SRAM單元100中，從而位線BL承載表示 邏輯低的低電壓，以及位線BLB承載表示邏輯高的高電壓。在寫操作之前，節(jié)點110處于高 電壓，同時節(jié)點112處于低電壓。為了將“0”位寫入SRAM單元，負電壓(例如，-100mV)被 加到位線BL上。負電壓導致節(jié)點110和位線BL之間的電壓差的增加。從而，寫操作變得 更容易，并減小了 VCCmin。然而，負位線技術(shù)成本很高。如圖2所示，使用如圖1所示的負電壓發(fā)生器120生 成所示的負電壓，負電壓發(fā)生器120包括接收電源電壓VDD和生成負電壓的電荷泵。圖2 示意性示出了電源電壓VDD和由負電壓發(fā)生器120生成的負位線電壓之間的關(guān)系。需要注 意，如果電源電壓VDD變低，則負電壓的幅度也會減小。然而，這種趨勢使得具有負位線電 壓的目的很難實現(xiàn)。很容易想到，如果電源電壓VDD減小，則負位線電壓的幅度需要更大以 抵消電源電壓VDD的減小。為了生成更低的負電壓，負電壓發(fā)生器120中的電容器需要更 大，從而要求更大的芯片區(qū)域。因此，需要一種新的負電壓發(fā)生器來解決上述問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，一種集成電路結(jié)構(gòu)包括靜態(tài)隨機存取存儲器(SRAM)單 元；第一電源節(jié)點，連接至SRAM單元，其中，第一電源節(jié)點被配置為向SRAM單元提供第一正 電源電壓；以及位線，連接至SRAM單元。負電壓發(fā)生器耦合至位線并被配置為向位線輸出 負電壓，其中，負電壓發(fā)生器被配置成使得負電壓響應于第一正電源電壓的減小而減小，以 及響應于第一正電源電壓的增大而增大。根據(jù)本發(fā)明的另一方面，一種集成電路結(jié)構(gòu)包括負電壓節(jié)點；電容器，包括連接 至負電壓節(jié)點的第一電容器極板；反相器；電源電壓調(diào)節(jié)器；以及高壓電源。反相器包括 耦合至電容器的第二電容器極板的第一輸出節(jié)點；以及第一功率接收節(jié)點。電源電壓調(diào)節(jié) 器包括第二輸出節(jié)點，耦合至第一功率接收節(jié)點；第二輸入節(jié)點，接收具有第一最大正電 壓的輸入信號，其中，電源電壓調(diào)節(jié)器被配置為將輸入信號轉(zhuǎn)換成調(diào)節(jié)后的電壓；以及第二 功率接收節(jié)點。電源電壓調(diào)節(jié)器被配置成使得調(diào)節(jié)后的電壓響應于第一最大正電壓的減小 而增大，以及響應于第一最大正電壓的增大而減小。高壓電源耦合至第二功率接收節(jié)點，并 被配置為提供高于第一最大正電壓的高電壓。根據(jù)本發(fā)明的又一方面，一種集成電路結(jié)構(gòu)包括SRAM單元；第一電源節(jié)點，連接 至SRAM單元，其中，第一電源節(jié)點被配置為向SRAM單元提供第一正電源電壓；位線，連接至 SRAM單元；電容器，包括耦合至位線的第一電容器極板。第一反相器包括第一輸出，耦合 至電容器的第二電容器極板；以及第一功率接收節(jié)點。該集成電路結(jié)構(gòu)進一步包括包括 第二反相器的電源電壓調(diào)節(jié)器，其包括耦合至第一功率接收節(jié)點的第二輸出并輸出調(diào)節(jié)后 的電壓；以及第二功率接收節(jié)點，被配置為接收高于第一正電源電壓的高電源電壓。本發(fā)明的有利特點包括生成反映寫操作需要的負電壓，從而提高寫操作的可靠 性。


為了更好地理解本發(fā)明及其優(yōu)點，現(xiàn)在結(jié)合附圖進行以下描述作為參考，其中圖1示出了包括SRAM單元和用于將負電壓提供給SRAM單元的電荷泵的傳統(tǒng)靜態(tài) 隨機存取存儲器(SRAM)；圖2示出了電源電壓VDD和通過傳統(tǒng)電荷泵生成的負位線電壓之間的關(guān)系；圖3示出了本發(fā)明的實施例；圖4示出了在本發(fā)明實施例中的電源電壓調(diào)節(jié)器的轉(zhuǎn)移曲線；圖5示出了典型電源電壓調(diào)節(jié)器；以及圖6示出了用于生成電源電壓VDD和提供給電源電壓調(diào)節(jié)器的高電壓的典型電路。
具體實施例方式以下詳細描述當前優(yōu)選實施例的制造和使用。然而，應該想到，本發(fā)明提供可以在 寬范圍的特定上下文中具體化的多種可應用的發(fā)明思想。所述的具體實施例僅表示制造和 使用本發(fā)明的特定方式，并不用于限制本發(fā)明的范圍。提供了用于在靜態(tài)隨機存取存儲器(SRAM)單元的寫操作中生成負電壓的新負電
6壓發(fā)生器的實施例。貫穿本發(fā)明的多個視圖和示意性實施例，類似的參考標號被用于指定 類似元件。參考圖3，提供了 SRAM 10。SRAM 10包括以行和列進行布置的多個SRAM單 元。字線(未示出)被布置在行方向上，每條字線連接至同一行中的SRAM單元。位線被 布置在列方向上，每對互補位線連接至同一列中的SRAM單元。為了簡單，圖3僅示出了 SRAM單元20，其包括六個晶體管，包括分別連接至互補位線BL和BLB的柵極導通晶體管 (pass-gatetransistor) PG1和PG2。位線BL和BLB進一步分別耦合至數(shù)據(jù)線DL和DLB，并 且耦合至負電壓節(jié)點24?？赏ㄟ^負電源電壓VDD對SRAM單元20進行供電。負電壓發(fā)生器26生成負電壓節(jié)點24處的負電壓。負電壓發(fā)生器26包括反相器 INV1和由PM0S晶體管P1和NM0S晶體管m形成的反相器。PM0S晶體管P1和NM0S晶體 管m的漏極連接至電容器CAP，其可以由具有源極和漏極互連以形成一個電容器極板以及 用作另一電容器極板的柵極的PM0S晶體管形成。節(jié)點mi接收由信號源SC1提供的第一輸 入信號。節(jié)點mi處的輸入信號包括高電壓電平(以下被稱為最大正電壓)，其可以處于與 提供給SRAM單元20的電源電壓VDD相同的電平。輸入信號還包括處于低電壓的低脈沖， 其可以為電壓VSS，例如電接地。典型輸入信號被拉到信號源SC1的左側(cè)。當節(jié)點mi處的 電壓為VDD時，節(jié)點25處于低電壓(例如，電壓VSS)，并且節(jié)點28處于電壓VDD。為了論 述簡單，不考慮由晶體管的閾值電壓導致的壓降。此時，節(jié)點30處于電壓VDD，從而NM0S晶 體管N2 (其用作開關(guān))導通，使得負電壓節(jié)點24通過NM0S晶體管N2耦合至VSS (或地)。 從而，電容器CAP通過電壓VDD充電，節(jié)點28在節(jié)點28處具有電壓VDD。在SRAM單元20的寫操作期間，節(jié)點1附處的電壓改變?yōu)閂SS，NM0S晶體管N2截 止，這是由于節(jié)點30處的電壓變?yōu)閂SS。另一方面，節(jié)點28處于電壓VSS。從而，負電壓節(jié) 點24處于負電壓，這是由于電容器CAP的先前充電導致節(jié)點24具有比節(jié)點28更低的電壓。 電容器CAP與SRAM單元以及SRAM單元20和節(jié)點24之間的器件共享電荷，并且節(jié)點24處 所得到的負電壓與電荷共享結(jié)果相關(guān)。當節(jié)點24處的電壓變?yōu)樨摃r，負電壓被提供給反相 器INV2的VSS節(jié)點，使得節(jié)點30處的電壓被進一步降低，并且NM0S晶體管N2被更加徹底 地截止。優(yōu)選地，當SRAM單元20的電源電壓VDD波動并變得更低時，由負電壓發(fā)生器26提 供的負電壓優(yōu)選被減小(具有更大的絕對值)，或者換句話說，負值變大。相反地，當SRAM 單元20的電源電壓VDD波動并變得更高時，由負電壓發(fā)生器26提供的負電壓優(yōu)選增大(具 有更大的絕對值)。換句話或，負電壓優(yōu)選跟蹤電壓VDD的運動，以保持電壓VDD和負電壓 之間基本穩(wěn)定的電壓差。這種穩(wěn)定的電壓差將有利地提高SRAM單元的寫能力而不會導致 誤操作。在本發(fā)明的實施例中，節(jié)點SUPP(其提供用于給電容器CAP充電的電壓)被調(diào)節(jié) 以實現(xiàn)上述目標。在本發(fā)明的一個實施例中，提供了電源電壓調(diào)節(jié)器40，并具有連接至節(jié)點SUPP的 輸出。電源電壓調(diào)節(jié)器40被供有高于電源電壓VDD的高電源電壓HV(在節(jié)點42處)。優(yōu) 選地，高電源電壓HV為獨立于電壓VDD的漂移的恒定電壓，并通過高電壓源38提供?？梢?理解，最佳高電源電壓HV與電容器CAP的電容相關(guān)，并且電容越高，所需要的高電源電壓HV 越低，反之亦然。從而，通過增大高電源電壓HV，可以減小由電容器CAP所占用的芯片區(qū)域。 電源電壓調(diào)節(jié)器40包括連接至信號源SC2的輸入IN2，其被配置為輸出在等于電壓VDD的最大正電壓和低電壓VSS之間進行改變的電壓。需要注意，如果SRAM單元20的電源電壓 VDD發(fā)生改變，由信號源SC2提供的信號的最大正電壓也發(fā)生改變。在示例性實施例中，在 節(jié)點IN2處接收的輸入信號為字線信號，其可以為與提供給連接至SRAM單元20的字線WL 相同的字線信號。從而，信號源SC2可以為本地控制器。節(jié)點IN2處的示例性輸入信號被 拉到信號源SC2的左側(cè)。電源電壓調(diào)節(jié)器40優(yōu)選具有圖4所示的轉(zhuǎn)移曲線。X軸表示在輸入IN2處接收 的輸入信號的電壓，其等于或低于電壓VDD。Y軸表示節(jié)點SUPP處的調(diào)節(jié)后的電壓。優(yōu)選 地，可以由電源電壓調(diào)節(jié)器40輸出的最大電壓VH(例如，1. 2V)(當電壓VDD本身較低時) 高于電壓VDD(例如，IV)。此外，在示例性實施例中，電源電壓調(diào)節(jié)器40被設計成使得如果 電源電壓VDD小于特定百分比(例如，指定值的約60% )，則輸出電壓接近最大電壓VH，而 如果電源電壓VDD大于指定值的約80 % (或90 % )，則輸出電壓接近地電壓，或等于電源電 壓調(diào)節(jié)器40內(nèi)的內(nèi)部晶體管(例如，圖5中的晶體管N3)的閾值電壓。在優(yōu)選實施例中，如圖4中所示，當電壓VDD相對較高時，節(jié)點SUPP處的調(diào)節(jié)后的 電壓較低。因此，在圖3左邊所示的充電周期期間，在電容器CAP的極板上施加的電壓差較 低，并且少量電荷被充電至電容器CAP。當節(jié)點mi處的信號翻轉(zhuǎn)至低脈沖時，節(jié)點24處 所得到的負電壓為高(具有更小的絕對值，或者換句話說，負值較小)。相反地，當電壓VDD 相對較低時，在充電周期中，節(jié)點SUPP處的調(diào)節(jié)后的電壓為高。從而，施加在電容器CAP的 極板上的電壓差為高，并且更多的電荷被充電至電容器CAP。當節(jié)點mi處的信號翻轉(zhuǎn)至低 脈沖時，節(jié)點24處所得到的負電壓還為低(具有更大的絕對值，或者換句話說，負值較大)。 負電壓的這種行為適合SRAM單元20的寫操作的需要。再次參考圖4，在示例性實施例中，當電源電壓VDD為IV以上時，節(jié)點SUPP(圖3) 處調(diào)節(jié)后的電壓VL接近0V。在這種情況下，電源電壓VDD對于可靠寫操作是足夠大的。有 利地，基本不生成負電壓。然而，如果電源電壓VDD漂移到約0.6V以下，則其對于寫操作來 說太低，節(jié)點SUPP處調(diào)節(jié)后的電壓接近約1. 2V，從而具有更大幅度的負電壓被生成并被提 供給位線BL(或位線BLB)。圖5示出了示例性電源電壓調(diào)節(jié)器40，其簡單地為反相器。PM0S晶體管P2和NM0S 晶體管N3的漏極連接至節(jié)點SUPP (還在圖3中示出)。PM0S晶體管P2和NM0S晶體管N3 的柵極連接至輸入IN2(參考圖3)。PM0S晶體管P2和NM0S晶體管N3的閾值電壓可以被 定制以生成圖4所示的期望轉(zhuǎn)移曲線。半導體芯片可以包括雙電源(dual power)，具有用于I/O電路的更高電壓(I/O電 源電壓)以及來自用于SRAM單元和核心電路的核心電源的更低電壓(核心電源電壓)。參 考圖6，提供給圖3中的節(jié)點42的高電壓HV可以通過降壓變壓器(VDC)生成，其接收來自 I/O電源的I/O電源電壓(例如，在約1. 8V和2. 5V之間)，并生成低于I/O電源電壓但高 于電壓VDD的高電源電壓HV。在這種情況下，圖3所示的高電壓電源38可以為圖6中所示 的 VDC。本發(fā)明的實施例具有多個有利特點。首先，由于高電壓HV被用于對電容器CAP進 行充電，所以電容器CAP可以被制成更小而不會導致負電壓幅度的減小。負電壓跟蹤電源 電壓VDD的改變，從而寫操作更加可靠并且基本不受電源電壓VDD改變的影響。雖然已經(jīng)詳細地描述了實施例和它們的優(yōu)點，但是應該明白，在不脫離所附權(quán)利要求限定的實施例的精神和范圍的情況下，在此可以進行多種改變、替換和修改。而且， 本申請的范圍不被限于處理、機器、制造的特定實施例以及說明書中描述的物質(zhì)的組合、手 段、方法和步驟。本領(lǐng)域技術(shù)人員能夠從本公開、當前現(xiàn)有或以后開發(fā)的處理、機器、制造、 物質(zhì)的組合、手段、方法或步驟容易地想到，可以根據(jù)本公開利用在此所描述的相應實施 例，執(zhí)行基本相同的功能或?qū)崿F(xiàn)基本相同的結(jié)果。從而，所附權(quán)利要求旨在包括在這樣的處 理、機器、制造、物質(zhì)的合成、手段、方法或步驟的范圍內(nèi)。
權(quán)利要求
一種集成電路結(jié)構(gòu)，包括靜態(tài)隨機存取存儲器(SRAM)單元；第一電源節(jié)點，連接至所述SRAM單元，其中，所述第一電源節(jié)點被配置為向所述SRAM單元提供第一正電源電壓；位線，連接至所述SRAM單元；以及負電壓發(fā)生器，耦合至所述位線并被配置為向所述位線輸出負電壓，其中，配置所述負電壓發(fā)生器以使所述負電壓響應于所述第一正電源電壓的減小而減小，以及響應于所述第一正電源電壓的增大而增大。
2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括耦合至所述負電壓發(fā)生器的高壓源， 其中，所述高壓源被配置為輸出大于所述第一正電源電壓的第二正電源電壓，其中，所述第二正電源電壓為與所述第一電源電壓的改變無關(guān)的基本恒定的電壓。
3.根據(jù)權(quán)利要求2所述的集成電路結(jié)構(gòu)，還包括電容器，包括耦合至所述位線的第一電容器極板；反相器，包括耦合至所述電容器的第二電容器極板的輸出；以及電源電壓調(diào)節(jié)器，被配置為接收所述第二正電源電壓以及具有最大值等于所述第一正 電源電壓的輸入信號，并生成調(diào)節(jié)后的電壓作為所述反相器的電源，其中，所述調(diào)節(jié)后的電 壓響應于所述第一正電源電壓的減小而增大并且響應于所述第一正電源電壓的增大而減其中，所述調(diào)節(jié)后的電壓具有高于所述第一正電源電壓的最大值。
4.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括 I/O電源；降壓轉(zhuǎn)換器(VDC)，耦合在所述負電壓發(fā)生器和所述I/O電源之間，其中，所述VDC被配 置為將從所述I/O電源接收的電壓轉(zhuǎn)換成所述第二正電源電壓；以及核心電源，耦合至所述SRAM單元并被配置為提供所述第一正電源電壓。
5.一種集成電路結(jié)構(gòu)，包括 負電壓節(jié)點；電容器，包括連接至所述負電壓節(jié)點的第一電容器極板； 反相器，包括第一輸出節(jié)點，耦合至所述電容器的第二電容器極板；和 第一功率接收節(jié)點； 電源電壓調(diào)節(jié)器，包括第二輸出節(jié)點，耦合至所述第一功率接收節(jié)點；輸入節(jié)點，接收具有第一最大正電壓的輸入信號，其中，所述電源電壓調(diào)節(jié)器被配置為 將所述輸入信號轉(zhuǎn)換成調(diào)節(jié)后的電壓，并且其中，所述調(diào)節(jié)后的電壓響應于所述第一最大 正電壓的減小而增大以及響應于所述第一最大正電壓的增大而減?。缓?第二功率接收節(jié)點；以及高壓電源，耦合至所述第二功率接收節(jié)點，其中，所述高壓電源被配置為提供高于所述 第一最大正電壓的高電壓。
6.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中，配置所述電源電壓調(diào)節(jié)器以使所述調(diào)節(jié)后的電壓的最大正值高于所述輸入信號的所述第一最大正電壓。
7.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，還包括 靜態(tài)隨機存取存儲器(SRAM)單元；第一電源節(jié)點，連接至所述SRAM單元，其中，所述第一電源節(jié)點被配置為向所述SRAM 單元提供所述第一最大正電壓；位線，連接至所述SRAM單元并耦合至所述負電壓節(jié)點；以及 字線，連接至所述SRAM單元和所述電源電壓調(diào)節(jié)器的所述輸入節(jié)點。
8.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，還包括開關(guān)，耦合在所述負電壓節(jié)點和電氣接地之間，其中，所述開關(guān)被配置為將所述負電壓 節(jié)點連接至所述電氣接地，并響應于所述反相器的輸入處的信號將所述負電壓節(jié)點與所述 電氣接地斷開。
9.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，還包括附加反相器，耦合至所述高壓電源， 其中，所述附加反相器包括耦合至所述反相器的輸入的輸出。
10.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中，由所述高壓電源提供的高電壓獨立于 所述輸入信號的所述第一最大正電壓的改變。
11.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，還包括信號源，耦合至所述電源電壓調(diào)節(jié) 器的所述輸入節(jié)點，其中，所述信號源被配置為輸出在所述第一最大正電壓和電氣接地之 間進行變化的輸入信號。
12.—種集成電路結(jié)構(gòu)，包括 靜態(tài)隨機存取存儲器(SRAM)單元；第一電源節(jié)點，連接至所述SRAM單元，其中，所述第一電源節(jié)點被配置為向所述SRAM 單元提供第一正電源電壓；位線，連接至所述SRAM單元；電容器，包括耦合至所述位線的第一電容器極板；第一反相器，包括第一輸出，耦合至所述電容器的第二電容器極板；和 第一功率接收節(jié)點；以及 電源電壓調(diào)節(jié)器，包括 第二反相器，包括第二輸出節(jié)點，耦合至所述第一功率接收節(jié)點并輸出調(diào)節(jié)后的電壓；和 第二功率接收節(jié)點，被配置為接收高于所述第一正電源電壓的高電源電壓。
13.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，還包括高壓電源，耦合至所述第二功率接收節(jié)點并被配置為向所述第二功率接收節(jié)點提供所 述高電源電壓；以及核心電源，耦合至所述第一電源節(jié)點并被配置為提供所述第一正電源電壓。
14.根據(jù)權(quán)利要求13所述的集成電路結(jié)構(gòu)，其中，配置所述高壓電源和所述電源電壓 調(diào)節(jié)器，使得當所述第一電源電壓處于第一值時，所述電源電壓調(diào)節(jié)器輸出第一電壓，以及 當所述第一電源電壓處于低于所述第一值的第二值時，輸出高于所述第一值的第二電壓。
15.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，其中，所述第二反相器還包括第一節(jié)點，并且所述集成電路結(jié)構(gòu)還包括信號源，耦合至所述第二反相器的所述輸入節(jié)點，并被配置為 向所述第二反相器的所述輸入節(jié)點提供在所述第一正電源電壓和電氣接地之間進行變化 的信號，所述集成電路結(jié)構(gòu)還包括字線，連接至所述SRAM單元和所述第二反相器的所述輸入 節(jié)點。
全文摘要
本發(fā)明公開了具有跟蹤改進的SRAM寫能力的功率的負電壓發(fā)生器的集成電路結(jié)構(gòu)，包括靜態(tài)隨機存取存儲器(SRAM)單元；第一電源節(jié)點，連接至SRAM單元，其中，第一電源節(jié)點被配置為向SRAM單元提供第一正電源電壓；以及位線，連接至SRAM單元。負電壓發(fā)生器耦合至位線并被配置為向位線輸出負電壓，其中，配置負電壓發(fā)生器以使負電壓響應于第一正電源電壓的減小而減小以及響應于第一正電源電壓的增大而增大。
文檔編號G11C11/413GK101826365SQ201010001098
公開日2010年9月8日 申請日期2010年1月21日 優(yōu)先權(quán)日2009年1月22日
發(fā)明者吳瑞仁 申請人:臺灣積體電路制造股份有限公司