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解碼電路、存儲器裝置及其控制方法、存儲器系統(tǒng)與流程

文檔序號:42031917發(fā)布日期:2025-05-30 17:21閱讀:17來源:國知局

本公開實(shí)施例涉及半導(dǎo)體領(lǐng)域,尤其涉及一種解碼電路、存儲器裝置及其控制方法以及存儲器系統(tǒng)。


背景技術(shù):

1、存儲器裝置是現(xiàn)代信息技術(shù)中用于保存信息的存儲設(shè)備,例如動態(tài)隨機(jī)存儲器(dynamic?random?access?memory,dram),可包括存儲單元陣列以及外圍電路,外圍電路可對存儲單元陣列進(jìn)行控制,操作存儲單元陣列進(jìn)行讀、寫或者刷新操作。

2、然而,隨著人們對存儲設(shè)備的要求不斷提高,對存儲器裝置及其系統(tǒng)存在諸多可以提升的空間。


技術(shù)實(shí)現(xiàn)思路

1、根據(jù)本公開實(shí)施例的一些方面,提供一種解碼電路,包括:供電控制電路,包括:第一晶體管、第二晶體管和反向電路;其中,所述第一晶體管的輸入端與低電平電壓節(jié)點(diǎn)連接,所述第一晶體管的輸出端輸出第一地電壓;所述第二晶體管的輸入端與高電平電壓節(jié)點(diǎn)連接,所述第二晶體管的輸出端輸出第一電壓;所述反向電路輸入端接收半導(dǎo)體元件使能信號;所述反向電路的輸出端與所述第一晶體管或所述第二晶體管中之一的控制端連接;未與所述反向電路連接的晶體管的控制端接收所述半導(dǎo)體元件使能信號;譯碼電路,包括多個子電路,所述子電路的供電接口與所述第二晶體管的輸出端連接,或者所述子電路的接地接口與所述第一晶體管的輸出端連接。

2、在一些實(shí)施例中,所述多個子電路包括第一子電路和/或第二子電路;其中,所述第一子電路的輸出接口輸出低電平電壓,所述子電路的供電接口與所述第二晶體管的輸出端連接,接地接口與所述低電平電壓節(jié)點(diǎn)連接;所述第二子電路的輸出接口輸出高電平電壓,所述子電路的接地接口與所述第一晶體管的輸出端連接,供電接口與所述高電平電壓節(jié)點(diǎn)連接。

3、在一些實(shí)施例中,所述第一晶體管為n型晶體管,所述第二晶體管為p型晶體管。

4、在一些實(shí)施例中,所述第二晶體管的控制端與所述反向電路的輸出端連接,所述第一晶體管的控制端接收所述半導(dǎo)體元件使能信號;所述半導(dǎo)體元件使能信號指示所述半導(dǎo)體元件處于使能狀態(tài)時為高電平電壓。

5、在一些實(shí)施例中,所述第一晶體管的控制端與所述反向電路的輸出端連接,所述第二晶體管的控制端接收所述半導(dǎo)體元件使能信號;所述半導(dǎo)體元件使能信號指示所述半導(dǎo)體元件處于使能狀態(tài)時為低電平電壓。

6、根據(jù)本公開實(shí)施例的一些方面,提供一種存儲器裝置,包括:存儲單元陣列以及與所述存儲單元陣列耦接的外圍電路;所述存儲單元陣列包括存儲塊,所述存儲器塊具有多行字線和多列位線,以及耦接在所述字線和所述位線之間的存儲單元;所述外圍電路包括與所述存儲塊對應(yīng)的列解碼電路,所述列解碼電路與相應(yīng)存儲塊中的所述多列位線耦接,被配置為,接收列地址信號,并對所述列地址信號進(jìn)行譯碼處理,輸出列選擇信號,所述列選擇信號指示激活處于使能狀態(tài)中的所述存儲塊中的相應(yīng)位線;其中在譯碼的過程中,對處于使能狀態(tài)的所述存儲塊,所述列解碼電路中各子電路的供電接口和接地接口均正常供電;對處于非使能狀態(tài)的所述存儲塊,所述列解碼電路中各子電路的供電接口或接地接口中之一按照預(yù)設(shè)規(guī)律浮置。

7、在一些實(shí)施例中,所述列解碼電路包括:供電控制電路,包括:輸入接口、第一輸出接口和第二輸出接口,所述輸入接口接收存儲塊使能信號,所述第一輸出接口輸出第一電壓、所述第二輸出接口輸出第一地電壓;在所述存儲塊使能信號指示所述存儲塊處于使能狀態(tài)時,所述第一輸出接口與高電平電壓節(jié)點(diǎn)連接、所述第二輸出接口與低電平電壓節(jié)點(diǎn)連接;在所述存儲塊使能信號指示所述存儲塊處于非使能狀態(tài)時,所述第一電壓和第一地電壓均浮置;和譯碼電路,包括多個子電路,所述子電路均包括:供電接口、接地接口和輸出接口,所述子電路的供電接口接收所述第一電壓或者接地接口接收所述第一地電壓,所述子電路的輸出接口在所述存儲塊使能信號指示所述存儲塊處于非使能狀態(tài)時,輸出相應(yīng)的固定電平電壓。

8、在一些實(shí)施例中,所述供電控制電路包括:第一晶體管、第二晶體管和反向電路;其中,所述第一晶體管的輸入端與低電平電壓節(jié)點(diǎn)連接,所述第一晶體管的輸出端輸出第一地電壓;所述第二晶體管的輸入端與所述高電平電壓節(jié)點(diǎn)連接,所述第二晶體管的輸出端輸出所述第一電壓;所述反向電路輸入端接收所述存儲塊使能信號,所述反向電路的輸出端與所述第一晶體管的控制端或所述第二晶體管中之一的控制端連接;未與所述反向電路連接的晶體管的控制端接收所述存儲塊使能信號。

9、在一些實(shí)施例中,所述多個子電路包括第一子電路和/或第二子電路;其中,所述第一子電路的輸出接口輸出低電平電壓,所述子電路的供電接口與所述第二晶體管的輸出端連接,接地接口與所述低電平電壓節(jié)點(diǎn)連接;所述第二子電路的輸出接口輸出高電平電壓,所述子電路的接地接口與所述第一晶體管的輸出端連接,供電接口與所述高電平電壓節(jié)點(diǎn)連接。

10、在一些實(shí)施例中,所述第一晶體管為n型晶體管,所述第二晶體管為p型晶體管。

11、在一些實(shí)施例中,所述第二晶體管的控制端與所述反向電路的輸出端連接,所述第一晶體管的控制端接收所述存儲塊使能信號;所述存儲塊使能信號指示所述存儲塊處于使能狀態(tài)時為高電平電壓。

12、在一些實(shí)施例中,所述第一晶體管的控制端與所述反向電路的輸出端連接,所述第二晶體管的控制端接收所述存儲塊件使能信號;所述存儲塊使能信號指示所述存儲塊處于使能狀態(tài)時為低電平電壓。

13、在一些實(shí)施例中,所述譯碼電路包括控制信號產(chǎn)生電路和地址使能產(chǎn)生電路;其中,所述控制信號產(chǎn)生電路與所述供電控制電路耦接,且被配置為,至少產(chǎn)生本地?cái)?shù)據(jù)線讀控制信號和本地?cái)?shù)據(jù)線寫控制信號;所述地址使能產(chǎn)生電路與所述供電控制電路耦接,且被配置為,接收列地址信號、存儲塊使能信號,并利用所述列地址信號、所述存儲塊使能信號產(chǎn)生對應(yīng)每條位線的列選擇信號。

14、在一些實(shí)施例中,所述外圍電路還包括:感測放大電路和本地?cái)?shù)據(jù)線控制電路;其中,所述本地?cái)?shù)據(jù)線控制電路與所述列解碼電路耦接,并通過本地?cái)?shù)據(jù)線與和所述感測放大電路耦接,被配置為接收所述本地?cái)?shù)據(jù)線讀控制信號和所述本地?cái)?shù)據(jù)線寫控制信號,并利用所述本地?cái)?shù)據(jù)線讀控制信號和所述本地?cái)?shù)據(jù)線寫控制信號控制所述本地?cái)?shù)據(jù)線與全局?jǐn)?shù)據(jù)線的數(shù)據(jù)交互方向;所述感測放大電路與所述列解碼電路耦合及所述存儲單元陣列中的位線耦接;所述列解碼電路,還被配置為利用所述列選擇信號控制所述本地?cái)?shù)據(jù)線與位線的數(shù)據(jù)交互;所述感測放大電路,被配置為對位線上的電壓差進(jìn)行檢測和放大。

15、在一些實(shí)施例中,所述存儲單元陣列設(shè)置在第一半導(dǎo)體結(jié)構(gòu)上,所述外圍電路設(shè)置在第二半導(dǎo)體結(jié)構(gòu)上;所述第一半導(dǎo)體結(jié)構(gòu)與所述第二半導(dǎo)體結(jié)構(gòu)層疊設(shè)置且通過鍵合的方式電連接;每一所述譯碼電路與每一存儲塊對應(yīng)的所述感測放大電路、本地?cái)?shù)據(jù)線控制電路及字線驅(qū)動電路均位于設(shè)置在一個相應(yīng)的存儲塊在所述第二半導(dǎo)體結(jié)構(gòu)所在平面的正投影的位置處。

16、在一些實(shí)施例中,所述存儲單元陣列包括多個存儲庫,每個所述存儲庫包括若干行存儲塊和若干列存儲塊;所述列解碼電路還包括初級譯碼電路,被配置為接收初級列地址信號,并進(jìn)行譯碼處理,輸出所述列地址信號;所述初級列地址信號對應(yīng)的傳輸線數(shù)量小于所述列地址信號對應(yīng)的傳輸線數(shù)量;每個所述存儲庫對應(yīng)多個所述初級譯碼電路、多個所述供電控制電路和多個譯碼電路,每個所述初級譯碼電路與一列存儲塊對應(yīng),每個所述供電控制電路和譯碼電路與一個一列存儲塊中的一個存儲塊對應(yīng)。

17、在一些實(shí)施例中,所述存儲器裝置包括動態(tài)隨機(jī)存取存儲器。

18、根據(jù)本公開實(shí)施例的一些方面,提供一種存儲器系統(tǒng),包括:一個或多個所述的存儲器裝置;以及存儲器控制器,其與所述存儲器裝置耦接并控制所述存儲器裝置。

19、根據(jù)本公開實(shí)施例的一些方面,提供一種存儲器裝置的控制方法,包括:響應(yīng)于存儲塊處于使能狀態(tài),對所述存儲塊對應(yīng)的列解碼電路輸入第一電壓和第一地電壓,以對列地址信號進(jìn)行譯碼處理并輸出列選擇信號;所述列選擇信號指示激活處于使能狀態(tài)中的所述存儲塊中的相應(yīng)位線;響應(yīng)于所述存儲塊處于非使能狀態(tài),對所述存儲塊對應(yīng)的列解碼電路中接收第一電壓或地電壓的接口之一按照預(yù)設(shè)規(guī)律浮置。

20、在一些實(shí)施例中,所述控制方法包括:對供電控制電路輸入所述存儲塊使能信號,響應(yīng)于所述存儲塊處于使能狀態(tài),使所述供電控制電路輸出第一電壓以及第一地電壓給譯碼電路,使譯碼電路輸出相應(yīng)的固定電平電壓;響應(yīng)于所述存儲塊處于非使能狀態(tài),使所述第一電壓以及所述第一地電壓浮置,使所述譯碼電路輸出相應(yīng)的所述固定電平電壓。

21、本公開實(shí)施例中,當(dāng)半導(dǎo)體元件處于使能狀態(tài)時,半導(dǎo)體元件的使能信號使第一晶體管以及第二晶體管均導(dǎo)通,第一晶體管輸出端輸出第一地電壓給譯碼電路的接地接口,第二晶體管的輸出端輸出第一電壓給譯碼電路的供電接口,為譯碼電路實(shí)現(xiàn)器件的正常供電。當(dāng)半導(dǎo)體元件處于非使能狀態(tài)時,第一晶體管以及第二晶體管均關(guān)斷,第一晶體管以及第二晶體管的輸出端均浮置,無電壓輸出,譯碼電路的多個子電路中各子電路的供電接口和接地接口中之一與第一晶體管、第二晶體管中相應(yīng)的輸出端連接,該接口浮置,多個子電路中各子電路的剩余接口正常供電,如此,對于處于非使能狀態(tài)的半導(dǎo)體元件,其輸出為剩余接口正常供電對應(yīng)的固定電平電壓,其供電接口和接地接口之間未形成電流,如此,在保證各種狀態(tài)的半導(dǎo)體元件均能正常工作的前提下,減少了處于非使能狀態(tài)的半導(dǎo)體元件的供電接口以及接地接口的漏電及功耗。

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