本發(fā)明涉及微電子，特別是涉及一種相變存儲(chǔ)器自適位線鉗位高速數(shù)據(jù)讀出電路及方法。

背景技術(shù)：

1、相變存儲(chǔ)器，因其具有讀寫(xiě)速度快，可擦寫(xiě)耐久性高，保持信息時(shí)間長(zhǎng)等特性，被業(yè)界認(rèn)為是解決存儲(chǔ)墻瓶頸的最有發(fā)展?jié)摿Φ脑O(shè)備之一。它以硫系化合物材料為存儲(chǔ)介質(zhì)，利用相變材料在晶態(tài)(相變材料呈低阻態(tài))和非晶態(tài)(相變材料呈高阻態(tài))間可逆的相變來(lái)完成數(shù)據(jù)的存儲(chǔ)。

2、相變存儲(chǔ)器的讀出操作原理是通過(guò)電學(xué)手段將存儲(chǔ)單元的電阻值轉(zhuǎn)換為電學(xué)參數(shù)并放大成邏輯電平信號(hào)。當(dāng)被選中的相變單元是晶態(tài)相變單元時(shí)，讀電流大于參考電流，輸出高電平“1”，當(dāng)被選中的相變單元是非晶態(tài)相變單元時(shí)，讀電流小于參考電流，輸出低電平“0”，影響相變存儲(chǔ)器的隨機(jī)讀取時(shí)間主要有三個(gè)因素：一是位線上所連接的存儲(chǔ)單元的個(gè)數(shù)；二是相變存儲(chǔ)器的閾值效應(yīng)限制了位線的鉗位電壓；三是靈敏放大器的性能。隨著芯片容量的增大，相變存儲(chǔ)器的讀出速度會(huì)受到寄生效應(yīng)等的影響。

3、為了提高相變存儲(chǔ)器在高速應(yīng)用市場(chǎng)的發(fā)展?jié)摿?，有必要設(shè)計(jì)一種新的基于自適應(yīng)預(yù)充電技術(shù)的相變存儲(chǔ)器高速數(shù)據(jù)讀出電路及方法用以解決上述技術(shù)問(wèn)題。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種相變存儲(chǔ)器自適位線鉗位高速數(shù)據(jù)讀出電路及方法，以改善現(xiàn)有相變存儲(chǔ)器數(shù)據(jù)讀出電路的數(shù)據(jù)讀取速度。

2、本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是：提供一種相變存儲(chǔ)器自適位線鉗位高速數(shù)據(jù)讀出電路，包括：自適應(yīng)預(yù)充電控制電路、預(yù)充電支路、鉗位電路、參考單元、目標(biāo)相變存儲(chǔ)單元和比較電路；其中，

3、所述自適應(yīng)預(yù)充電控制電路用于根據(jù)讀脈沖信號(hào)、鉗位電路的第一輸出信號(hào)和鉗位電路的第二輸出信號(hào)自適應(yīng)控制預(yù)充電信號(hào)prc的狀態(tài)；

4、所述預(yù)充電支路根據(jù)所述預(yù)充電信號(hào)prc對(duì)目標(biāo)位線bl和參考位線blb進(jìn)行預(yù)充電；

5、所述鉗位電路與所述自適應(yīng)預(yù)充電控制電路、所述目標(biāo)相變存儲(chǔ)單元的目標(biāo)位線bl和所述參考單元的參考位線blb進(jìn)行連接，用于在預(yù)充電信號(hào)prc處于有效狀態(tài)之后，將所述目標(biāo)相變存儲(chǔ)單元的目標(biāo)位線的電壓和所述參考單元的參考位線的電壓鉗位至相同水平，并在預(yù)充電信號(hào)prc從有效狀態(tài)變?yōu)闊o(wú)效狀態(tài)后，讀取所述目標(biāo)相變存儲(chǔ)單元和所述參考單元的當(dāng)前狀態(tài)至所述比較電路；

6、所述目標(biāo)相變存儲(chǔ)單元和參考單元分別用于產(chǎn)生目標(biāo)電流和參考電流；

7、所述比較電路與所述鉗位電路相連，用于將所述目標(biāo)位線bl和參考位線blb的電壓進(jìn)行比較，并輸出讀電壓信號(hào)。

8、所述自適應(yīng)預(yù)充電控制電路包括反相器和或非門(mén)邏輯電路，所述反相器的輸入端與所述讀脈沖信號(hào)相連，所述或非門(mén)邏輯電路包括第一輸入端、第二輸入端和第三輸入端，所述第一輸入端與所述反相器的輸出端相連，第二輸入端連接所述鉗位電路的第二輸出信號(hào)，第三輸入端連接所述鉗位電路的第一輸出信號(hào)，所述或非門(mén)邏輯電路的輸出端輸出預(yù)充電信號(hào)prc。

9、所述或非門(mén)邏輯電路包括第一pmos管、第二pmos管、第三pmos管、第三nmos管、第四nmos管和第五nmos管；所述第一pmos管的柵端和第五nmos管的柵端相連，并作為所述或非門(mén)邏輯電路的第三輸入端；所述第一pmos管的源端與所述第二pmos管的漏端連接在一起；所述第二pmos管的柵端與所述第四nmos管的柵端相連，并作為所述或非門(mén)邏輯電路的第二輸入端；所述第二pmos管的源端與第三pmos管的漏端連接在一起；所述第三pmos管的柵端與所述第三nmos管的柵端相連，并作為所述或非門(mén)邏輯電路的第一輸入端；所述第三pmos管的源端接電源電壓；所述第三nmos管、第四nmos管和第五nmos管的源端均接地，所述第三nmos管、第四nmos管和第五nmos管的漏端與所述第一pmos管的漏端連接在一起，作為所述或非門(mén)邏輯電路的輸出端。

10、所述預(yù)充電支路包括第五pmos管、第十pmos管、第十二nmos管和第十三nmos管；所述第五pmos管的源端與電源電壓相連，柵端和漏端相連，漏端與所述第十二nmos管的漏端相連；所述第十pmos管源端與電源電壓相連，柵端和漏端相連，漏端與所述第十三nmos管的漏端相連；所述第十二nmos管的柵端與預(yù)充電信號(hào)prc相連；所述第十二nmos管的源端通過(guò)目標(biāo)位線bl與所述目標(biāo)相變存儲(chǔ)單元相連；所述第十三nmos管的柵端與預(yù)充電信號(hào)prc相連；所述第十三nmos管的源端通過(guò)參考位線blb與所述參考單元相連。

11、所述鉗位電路包括目標(biāo)單元鉗位部和參考單元鉗位部；所述目標(biāo)單元鉗位部包括第一nmos管和第二nmos管，所述第一nmos管的柵端與鉗位電壓相連，源端與所述第二nmos管的漏端相連，所述第二nmos管的柵端與所述讀脈沖信號(hào)的反相信號(hào)相連，源端接地；所述第一nmos管的源端還通過(guò)目標(biāo)位線bl與所述目標(biāo)相變存儲(chǔ)單元相連；所述第一nmos管的漏極的輸出信號(hào)作為所述鉗位電路的第一輸出信號(hào)；所述參考單元鉗位部包括第十nmos管和第十一nmos管，所述第十nmos管的柵端與鉗位電壓相連，源端與所述第十一nmos管的漏端相連，所述第十一nmos管的柵端與所述讀脈沖信號(hào)的反相信號(hào)相連，源端接地；所述第十nmos管的源端還通過(guò)參考位線blb與所述參考單元相連；所述第十nmos管的漏極的輸出信號(hào)作為所述鉗位電路的第二輸出信號(hào)。

12、所述比較電路包括放大部分、鎖存部分和輸出反相部分；所述放大部分用于利用交叉耦合結(jié)果放大目標(biāo)位線bl和參考位線blb間的電壓差；所述鎖存部分用于對(duì)所述放大部分放大的電壓差進(jìn)行鎖存；所述輸出反相部分用于輸出鎖存的電壓差，實(shí)現(xiàn)讀電壓信號(hào)的輸出。

13、所述放大部分包括第六pmos管、第七pmos管、第八pmos管和第九pmos管；所述第六pmos管的柵端與外部放大信號(hào)的反相信號(hào)相連，源端與所述第八pmos管的漏端相連，漏端通過(guò)第一傳輸門(mén)與所述鉗位電路的第一輸出信號(hào)相連；所述第七pmos管的柵端與外部放大信號(hào)的反相信號(hào)相連，源端與所述第九pmos管的漏端相連，漏端通過(guò)第二傳輸門(mén)與所述鉗位電路的第二輸出信號(hào)相連；所述第八pmos管的柵端通過(guò)第二傳輸門(mén)與所述鉗位電路的第二輸出信號(hào)相連，源端與電源電壓相連；所述第九pmos管的柵端通過(guò)第一傳輸門(mén)與所述鉗位電路的第一輸出信號(hào)相連，源端與電源電壓相連。

14、所述鎖存部分包括第六pmos管、第七pmos管、第八pmos管、第九pmos管、第六nmos管、第七nmos管、第八nmos管和第九nmos管；所述第六nmos管的柵端與外部使能信號(hào)saen相連，源端與所述第八nmos管的漏端相連，漏端與所述第六pmos管的漏端相連；所述第七nmos管的柵端與外部使能信號(hào)saen相連，源端與所述第九nmos管的漏端相連，漏端與所述第七pmos管的漏端相連；所述第八nmos管的柵端與所述第八pmos管的柵端相連，源端接地；所述第九pmos管的柵端與所述第九pmos管的柵端相連，源端接地。

15、所述輸出反相部分包括第十四pmos管、第十五pmos管、第十四nmos管和第十五nmos管；所述第十四pmos管的柵端與所述鉗位電路的第二輸出信號(hào)相連，源端與所述第十五pmos管的漏端相連，漏端與所述第十四nmos管的漏端相連；所述第十五pmos管的柵端與外部使能信號(hào)saen的反相信號(hào)相連，源端接電源電壓；所述第十四nmos管的柵端與所述第十四pmos管的柵端相連，源端與所述第十五nmos管的漏端相連；所述第十五nmos管的柵端與外部使能信號(hào)saen相連，源端接地；所述第十四pmos管的漏端作為所述輸出反相部分的輸出端。

16、本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是：提供一種上述相變存儲(chǔ)器自適位線鉗位高速數(shù)據(jù)讀出電路的讀出方法，包括以下步驟：

17、當(dāng)讀脈沖信號(hào)rdp有效時(shí)，所述目標(biāo)相變存儲(chǔ)單元的字線置位到字線讀電壓，所述預(yù)充電控制電路的輸出預(yù)充電信號(hào)rpc從地上升至電源電壓vdd，使得預(yù)充電信號(hào)rpc處于有效狀態(tài)，所述預(yù)充電支路開(kāi)始對(duì)所述目標(biāo)相變存儲(chǔ)單元的目標(biāo)位線bl和所述參考單元的參考位線blb進(jìn)行預(yù)充電；

18、所述鉗位電路分別將所述目標(biāo)相變存儲(chǔ)單元的目標(biāo)位線bl和所述參考單元的參考位線blb鉗位至相同的電壓水平；

19、當(dāng)所述鉗位電路中的第一輸出信號(hào)和第二輸出信號(hào)持續(xù)上升到第四nmos管和第五nmos管翻轉(zhuǎn)時(shí)，預(yù)充電信號(hào)rpc從有效狀態(tài)變?yōu)闊o(wú)效狀態(tài)，預(yù)充電過(guò)程結(jié)束；

20、基于所述目標(biāo)相變存儲(chǔ)單元的狀態(tài)和所述參考單元的狀態(tài)分別產(chǎn)生目標(biāo)電流icell和參考電流iref；

21、放大信號(hào)amp有效，所述第六pmos管和第七pmos管閉合，第八pmos管和第九pmos管構(gòu)成交叉耦合pmos管對(duì)，對(duì)比較器的輸入端電壓vbl和vblb的電壓差進(jìn)行放大；

22、使能信號(hào)saen有效，對(duì)比較數(shù)據(jù)進(jìn)行鎖存輸出，輸出讀出電壓信號(hào)rd。

23、有益效果

24、由于采用了上述的技術(shù)方案，本發(fā)明與現(xiàn)有技術(shù)相比，具有以下的優(yōu)點(diǎn)和積極效果：本發(fā)明采用的自適應(yīng)預(yù)充電電路不受相變電阻閾值效益的影響，能根據(jù)位線單元數(shù)和pvt變化自動(dòng)調(diào)整預(yù)充電時(shí)間，避免了寄生效應(yīng)的影響，加快了相變存儲(chǔ)器的數(shù)據(jù)讀取速度；本發(fā)明采用的比較電路利用交叉耦合結(jié)構(gòu)放大了目標(biāo)位線和參考位線間的壓差，避免晶體管失配造成的誤讀，具有高速高可靠性。