專利名稱：：基于雙控制柵mosfet結(jié)構(gòu)的光電探測(cè)器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種成像探測(cè)器件，尤其是基于CMOS工藝的雙控制柵M0SFET結(jié)構(gòu)的光電探測(cè)器，'廣泛應(yīng)用于攝像機(jī)、數(shù)碼相機(jī)、掌上電腦、手機(jī)、PDA等。二、
背景技術(shù)：
.，現(xiàn)在廣泛運(yùn)用的固態(tài)成像器件主要有兩類電荷耦合器件(CCD)和CMOSAPS成像器件。雖然CCD傳感器在靈敏度、分辨率、噪聲控制等方面都優(yōu)于CMOS傳感器，但成本高、集成度小、功耗大且需要多種電源的缺點(diǎn)；而CMOS傳感器則具有低成本、低功耗、以及高整合度的優(yōu)點(diǎn)，但也存在靈敏度不高和噪聲較大的問(wèn)題。由此可見(jiàn)CCD和CMOSAPS成像器件都各有優(yōu)缺點(diǎn)，因此開發(fā)一種集合CCD和CMOSAPS優(yōu)點(diǎn)的新一代成像器件非常重要。典型的可見(jiàn)光波段成像器件CCD規(guī)格和像素大小□最大規(guī)格10kx10k(DALSA)□最小像素2.4微米(e2V)無(wú)法縮小□井深1000e/nm2典型CMOS-APS像素規(guī)格(CMOS-APS成像像素單元具有四大功能，光電子搜集與存儲(chǔ)、放大、復(fù)位、選址)□最大規(guī)格4kx4k(0.18微米工藝，Raytheonetc.)□最小像素2.8微米(0.25微米工藝，Panasonic)很難縮小□井深3000e/nm2CCD與CM0S-APS兩者的綜合比較如下表:<table>tableseeoriginaldocumentpage3</column></row><table>CCD和CMOS-APS的局限性CCD和CMOS-APS是當(dāng)今科學(xué)儀器和家用影像設(shè)備中廣泛應(yīng)用的成像元件，但兩種成像元件都有其不可克服的缺點(diǎn)。CCD本質(zhì)上是相互平行的可以定向傳輸電荷的大量相互串聯(lián)的MOS電容，其局限性表現(xiàn)在-.1)成像速度難以提高CCD成像過(guò)程中需要物理性地移動(dòng)電荷，因此，其成像速度難以提高。2)成品率低由于其相互串聯(lián)的MOS電容架構(gòu)和傳輸電荷的需要，在同一行串聯(lián)的CCD像素中，任何一個(gè)M0S電容失效或不能正常工作都會(huì)影響電荷在該電容的正常傳輸，從而導(dǎo)致該行CCD像素中排在該電容之后的像素不能正常工作。通常表現(xiàn)為黑條、白條或暗條。因此，其對(duì)工藝控制要求極高，所以成品率通常較低、生產(chǎn)成本高。3)像素很難進(jìn)一步縮小為了維持在電荷傳輸中的信噪比不變，CCD單元像素的縮小要求減薄Oxide-Nitride(ON)厚度，而ON的可靠性要求卻不變，所以CCD像素的進(jìn)一步變小有相當(dāng)?shù)碾y度。除此之外，邊緣電場(chǎng)也限制了CCD像素的進(jìn)一步縮小。以上所述的局服性是本質(zhì)上的問(wèn)題，很難從根本上解決。制造CCD的工藝因素的影響非常大。CCD是在硅集成電路上制作而成的，其工藝基本組成包括清洗、氧化、擴(kuò)散、光刻、刻蝕、離子注入、LPCVD、等離子生長(zhǎng)和中測(cè)單項(xiàng)工藝，CCD的制造就是將這些單項(xiàng)工藝以不同數(shù)目和次序加以組合而成。氧化、光刻、離子注入。氧化是CCD制造中的關(guān)鍵工藝之一，氧化生成的Si02膜在CCD中有著重要的作用，(1)作為CCD的保護(hù)和鈍化膜。2)作為CCD中柵氧的電介質(zhì)。3)作為多晶硅薄膜之間的隔離層，Si02能防止上層多晶硅和下層多晶硅間短路，氧化物要求無(wú)針孔和空隙。在CCD制造中，較多采用干氧一濕氧一干氧結(jié)合的氧化方式。CCD制造中，柵極介質(zhì)層由Si02層及其上再生長(zhǎng)的一層氮化硅膜共同構(gòu)成，這是因?yàn)榈?Si3N4)介電常數(shù)大約是二氧化硅的兩倍，但是由于氮化硅的熱膨脹系數(shù)大約是硅的兩倍，造成氮化硅和硅之間的接觸不好，而Si02與Si的膨脹系數(shù)接近，所以形成Si—Si02—Si具作為柵介質(zhì)層?，F(xiàn)在國(guó)內(nèi)外在研究MOS管的介質(zhì)層時(shí)，用高介電常數(shù)柵介質(zhì)層來(lái)替代Si02層。研究的柵介質(zhì)層有IIIA族和niB族的金屬氧化物，主要包括AiA、Y203、LaA等；VIB族金屬氧化物主要有Hf02、Zr02、Ti02等；堆垛結(jié)構(gòu)如肚02/Si02、Zr(VSi。2等。與CCD不同，CMOS-APS的每個(gè)像素都是相互獨(dú)立的，在整個(gè)信號(hào)傳輸過(guò)程中不需要物理性的移動(dòng)電荷，因此從本質(zhì)上克服了CCD的弱點(diǎn)，但是CMOS-APS的每個(gè)像素都包含1個(gè)光敏二極管和三個(gè)以上的晶體管。該架構(gòu)會(huì)導(dǎo)致以下的問(wèn)題1)暗電流噪聲高由于CMOS-APS采用二極管作為光敏器件，其暗電流比CCD要高差不多兩個(gè)量級(jí)。2)有效量子效率難以提高和CCD不同，CMOS-APS除了光敏二極管外，還包含至少三個(gè)晶體管，占空比小于60%。
發(fā)明內(nèi)容本發(fā)明提出一種新型探測(cè)器結(jié)構(gòu)和設(shè)置方法，包括制造工藝流程及信號(hào)的讀取放大方法。尤其是雙控制柵MOSFET成像探測(cè)器設(shè)有兩個(gè)控制柵，通過(guò)對(duì)兩個(gè)控制柵的控制，提高控制的精確度和探測(cè)器信號(hào)讀取的靈敏度。雙控制柵MOSFET探測(cè)器，探測(cè)器每個(gè)單元的構(gòu)成是在基底P型半導(dǎo)體硅材料上方的兩側(cè)設(shè)有重?fù)诫s的N型半導(dǎo)體區(qū)，分別構(gòu)成MOSFET的源區(qū)和漏區(qū)，源、漏區(qū)的外部設(shè)有重?fù)诫s的P型半導(dǎo)體區(qū)4包圍，基底正上方的分別設(shè)有二層絕緣介質(zhì)材料和控制柵極，二層絕緣介質(zhì)材料之間設(shè)有光電子存儲(chǔ)層，所述光電子存儲(chǔ)層是多晶硅；控制柵極是多晶硅、金屬或透明導(dǎo)電電極；所述控制柵為分裂柵，設(shè)計(jì)為一個(gè)小控制柵和一個(gè)大控制柵；探測(cè)器單元的層次從上往下依次是控制柵、第二層絕緣介質(zhì)層、浮置柵、第一層絕緣介質(zhì)層和P型半導(dǎo)體襯底；從控制柵往下到基底層設(shè)為對(duì)探測(cè)器探測(cè)光波透明的或半透明的窗口。所述探測(cè)器每個(gè)單元的設(shè)置方法是在基底P型半導(dǎo)體硅材料1上方的兩側(cè)設(shè)有重?fù)诫s的N型半導(dǎo)體區(qū)，分別構(gòu)成MOSFET的源區(qū)2和漏區(qū)3，源、漏區(qū)的外部設(shè)有重?fù)诫s的P型半導(dǎo)體區(qū)4包圍，基底正上方分別設(shè)有二層絕緣介質(zhì)材料和控制柵極，二層絕緣介質(zhì)材料之間設(shè)有光電子存儲(chǔ)層，所述光電子存儲(chǔ)層是厚度為50100ran的多晶硅；控制柵極是厚度為100200rai的多晶硅、金屬或透明導(dǎo)電電極；所述控制柵為分裂柵，設(shè)計(jì)為一個(gè)小控制柵5和一個(gè)大控制柵6。探測(cè)器單元的層次從上往下依次是控制柵5,6、第二層絕緣介質(zhì)層7、浮置柵8、第一層絕緣介質(zhì)層9和P型半導(dǎo)體襯底1。從控制柵往下到基底層設(shè)為對(duì)探測(cè)器探測(cè)光波透明的或半透明的窗口。多晶硅浮置柵8作為光電子存儲(chǔ)層，它下面是第一層Si02絕緣介質(zhì)層9，厚度為47ran，通過(guò)編程，控制柵極與襯底的電壓差足夠大時(shí)可使溝道中所搜集的光電子能通過(guò)遂穿效應(yīng)進(jìn)入浮置柵，停留在浮置柵上并存儲(chǔ)下來(lái)。夾在浮置柵和控制柵之間的是第二層絕緣介質(zhì)層7，厚度為1220nm，采用Si02/Si^/Si02復(fù)合結(jié)構(gòu)或high-k(高介電常數(shù))介質(zhì)，其目的是阻止浮置柵上存儲(chǔ)的光電子通過(guò)控制柵流失。所述探測(cè)器單元陣列的工藝流程如下首先進(jìn)行有源區(qū)定義和場(chǎng)氧化區(qū)隔離；然后進(jìn)行浮柵MOSFET單元的構(gòu)造，主要是形成第一層Si02絕緣介質(zhì)層、多晶硅浮置柵、第二層ONO絕緣介質(zhì)層、控制柵等層次；最后進(jìn)行后端工藝，主要包括金屬互連線，絕緣介質(zhì)淀積和平坦化處理。所述探測(cè)器對(duì)光電子信號(hào)的搜集和儲(chǔ)存、讀出放大和復(fù)位的方式和流程如下光電子的產(chǎn)生、搜集和儲(chǔ)存在控制柵和襯底間加一合適的正偏壓脈沖，在靠近第一層絕緣介質(zhì)層的P型半導(dǎo)體表面到襯底內(nèi)部會(huì)形成耗盡層，曝光期間，光子入射到耗盡層上被半導(dǎo)體吸收產(chǎn)生光電子，光電子在控制柵極電壓的驅(qū)使下移動(dòng)到p型半導(dǎo)體表面的界面處。然后增加控制柵極電壓，當(dāng)電壓足夠大的時(shí)候，光電子通過(guò)F-N隧穿進(jìn)入浮柵，由于第二層絕緣介質(zhì)層的阻擋，光電子停留在浮置柵上存儲(chǔ)起來(lái)。在搜集光電子的階段，源極和漏極應(yīng)當(dāng)懸空以防止電子從源區(qū)和漏區(qū)注入；當(dāng)光電子存儲(chǔ)在浮置柵上后會(huì)產(chǎn)生閾值電壓的漂移，通過(guò)對(duì)浮柵MOSFET的讀取，測(cè)量輸出的漏極電流就可測(cè)量出浮置柵上存儲(chǔ)的光電子數(shù)目。信號(hào)的讀出放大當(dāng)光電子被搜集到浮柵上，將源極和襯底接地，漏極接一合適的正電壓，將大控制柵的電壓固定，調(diào)節(jié)小控制柵的電壓，使浮柵MOSFET工作在線性區(qū)或者亞閾區(qū)。通過(guò)調(diào)節(jié)兩個(gè)控制柵的電壓，可以非常精確的控制浮柵MOSFET的工作狀態(tài)，并能提高信號(hào)讀出的靈敏度。通過(guò)測(cè)量光電子轉(zhuǎn)移到浮柵前后輸出漏極電流值，比較兩者的大小可確定光信號(hào)的大小。復(fù)位在控制柵極上加一負(fù)偏壓，襯底接地；當(dāng)負(fù)偏壓足夠高時(shí)，浮置柵上儲(chǔ)存的光電子通過(guò)隧穿效應(yīng)被掃回p型半導(dǎo)體襯底中。為了保證每次復(fù)位后探測(cè)器的閾值電壓都控制在一個(gè)很小的誤差范圍內(nèi)變化，采用擦除時(shí)結(jié)合寫入的方式進(jìn)行復(fù)位。本發(fā)明的有益效果是探測(cè)器以浮柵MOSFET器件為基本結(jié)構(gòu)，采用控制柵分裂結(jié)構(gòu)，設(shè)計(jì)了一大一小兩個(gè)控制柵，通過(guò)對(duì)兩個(gè)控制柵的控制，提高了控制的精確度，提高了探測(cè)器信號(hào)讀取的靈敏度。該探測(cè)器和浮柵CMOS工藝兼容，制造技術(shù)成熟，容易實(shí)現(xiàn)。還可以利用Flash存儲(chǔ)器的結(jié)構(gòu)為基本框架構(gòu)成探測(cè)陣列。與CCD和CMOS-APS相比，雙控制柵MOSFET兼具很多CCD和CMOS-APS的優(yōu)點(diǎn)，但又克服了它們的很多弱點(diǎn)，是下一代成像器件的理想選擇，其特點(diǎn)和優(yōu)越性包括可伸縮性極好當(dāng)代閃存技術(shù)使用的M0SFET的尺度在410F2(F:最小的光刻線條尺度)，當(dāng)使用50nra光刻技術(shù)時(shí)，一個(gè)MOSFET的面積可以小到O.Ol微米2,即在1微米2上可以做出100個(gè)浮柵MOSFET。與此相比，CCD最小的像素是3x3微米2，而CMOS-APS是lxl微米2。浮柵MOSFET技術(shù)的使用將可以提供CMOS-APS和CCD等成像器件所不可比擬的分辨率，從而使物理分辨率高于光學(xué)分辨率。與閃存生產(chǎn)技術(shù)基本兼容可通過(guò)對(duì)標(biāo)準(zhǔn)浮柵M0SFET技術(shù)進(jìn)行微調(diào)來(lái)生產(chǎn)雙控制柵M0SFET。成像速度快雙控制柵MOSFET采用和CCD相同的光電子探測(cè)機(jī)制，但不需要搬運(yùn)光電子，因此成像速度比CCD快。'漏電流低光敏復(fù)合介質(zhì)柵MOSFET采用和CCD相同的探測(cè)機(jī)制，因此其漏電流要比采用光敏二極管的CMOS-APS低一個(gè)到兩個(gè)量級(jí)。對(duì)工藝缺陷不敏感由于雙控制柵MOSFET不需要搬運(yùn)光電子，任何一個(gè)像素的失效不會(huì)影響其它像素。控制靈活可以通過(guò)改變兩個(gè)控制柵上的電壓來(lái)控制MOSFET探測(cè)器的工作狀態(tài)，調(diào)節(jié)輸出信號(hào)的大小，因此可以通過(guò)用不同的柵電壓讀取來(lái)擴(kuò)大信號(hào)相應(yīng)的動(dòng)態(tài)范圍，提高讀取的精確度，.這是CCD和CMOS-APS都不具有的優(yōu)勢(shì)。因此它具有高集成度、高分辨率、低成本、低功耗等優(yōu)點(diǎn)，可替代CCD和CMOSAPS成像器件，作為新一代的高密度圖像傳感器。四圖1是本發(fā)明探測(cè)器的剖面結(jié)構(gòu)示意圖圖2是本發(fā)明探測(cè)器的平面結(jié)構(gòu)示意圖圖3是本發(fā)明探測(cè)器陣列有源區(qū)和場(chǎng)氧化區(qū)后的平面結(jié)構(gòu)示意圖(a)，和其沿AA'和BB'方向截面示意圖(b)、(c)圖4是本發(fā)明探測(cè)器陣列形成第二絕緣介質(zhì)層后的平面結(jié)構(gòu)示意圖(a)，和其沿AA'和BB，方向截面示意圖(b)、(c).圖5是本發(fā)明探測(cè)器陣列第二層多晶硅開槽后沿的平面結(jié)構(gòu)示意圖(a)，和其沿AA'和BB'方向截面示意圖(b)、(c)圖6是本發(fā)明探測(cè)器陣列形成一大一小控制柵后的平面結(jié)構(gòu)示意圖(a)，和其沿AA'和BB'方向截面示意圖(b)、(c)圖7是本發(fā)明探測(cè)器陣列形成源、漏區(qū)外的P+區(qū)示意圖圖8是本發(fā)明探測(cè)器陣列形成源、漏區(qū)示意圖圖9是本發(fā)明探測(cè)器陣列形成接觸孔后的平面結(jié)構(gòu)示意圖(a)，和其沿BB'和CC'方向截面示意圖(b)、(c)圖IO是本發(fā)明探測(cè)器陣列形成第一層金屬互連線示意圖圖11是本發(fā)明探測(cè)器陣列形成第二層金屬互連線示意圖圖12是本發(fā)明探測(cè)器在線性區(qū)工作時(shí)輸出電流和光電子數(shù)關(guān)系示意圖圖13是本發(fā)明探測(cè)器在亞閾區(qū)工作時(shí)的輸出電流和光電子數(shù)關(guān)系示意圖五具體實(shí)施例方式(一)探測(cè)器的結(jié)構(gòu)探測(cè)器結(jié)構(gòu)的剖面示意圖如1所示，平面示意圖如圖2所示。在基底P型半導(dǎo)體硅材料1上方的兩側(cè)設(shè)有重?fù)诫s的N型半導(dǎo)體區(qū)分別構(gòu)成M0SFET的源區(qū)2和漏區(qū)3，源、漏區(qū)的外部設(shè)有重?fù)诫s的P型半導(dǎo)體4包圍區(qū)。該探測(cè)器有兩層多晶硅柵，第二層多晶硅柵為控制柵，控制柵采用分裂結(jié)構(gòu)，分為一個(gè)小控制柵5和一個(gè)大控制柵6，分別和外部的電極相連接。厚度為50100nm的第一層多晶硅柵為浮置柵8，它被埋在第一層絕緣介質(zhì)7和第二層絕緣介質(zhì)層9之間。第一層絕緣介質(zhì)層是薄Si02絕緣層，厚度為47nm，厚度為100200nm的第二層絕緣介質(zhì)層9是Si(VSi3N/Si02復(fù)合結(jié)構(gòu)或high-k(高介電常數(shù))介質(zhì)層，厚度為1220nm。在控制柵5，6下面到基底層之間有對(duì)探測(cè)器探測(cè)光波長(zhǎng)透明的或半透明的窗口，窗口下面的P型半導(dǎo)體襯底區(qū)域?yàn)槌上駞^(qū)。小控制柵5的長(zhǎng)度和兩個(gè)控制柵5，6的間距由工藝的最小特征尺寸決定。例如0.18微米。(二)探測(cè)器陣列的制造工藝流程1)探測(cè)器陣列的有源區(qū)定義和隔離，主要是利用光刻、腐蝕形成有源區(qū)io，并利用淺槽隔離技術(shù)(STI)實(shí)現(xiàn)有源區(qū)之間的隔離，形成場(chǎng)氧化區(qū)ll。完成上述工藝后，探測(cè)器陣列平面結(jié)構(gòu)和其沿M，和BB"方向的截面圖如圖3(a)、(b)、(c)所示。2)在P型硅襯底上生長(zhǎng)第一層絕緣介質(zhì)層9，為厚度7nm的Si02柵氧化層，然后在上面淀積厚度為100nm的第一多晶硅層8，選擇地刻蝕和除去所述第一多晶硅層，以限定出所述探測(cè)器單元的浮置柵極8。再在浮柵上生長(zhǎng)第二層絕緣介質(zhì)7，分別是厚度為5nntn/6nm/6.5nm的Si02/Si扎/Si02，組成ONO復(fù)合結(jié)構(gòu)。完成上述工藝后，探測(cè)器陣列平面結(jié)構(gòu)和其沿AA'和BB"方向的截面圖如圖4(a)、(b)、(c)所示。3)淀積厚度為200nm的第二層多晶硅12，將第二層多晶硅開槽，形成第二層多晶硅分裂，完成多晶硅開槽后的探測(cè)寧陣I1J平面結(jié)構(gòu)和其沿AA，和BB，方向的截面圖如圖5(a)、(b)、(c)所示。4)按一大一小兩個(gè)控制柵的尺寸進(jìn)行刻蝕和除去所述第二多晶硅層，以限定出所述探測(cè)器單元的大控制柵6和小控制柵5。完成上述工藝后，探測(cè)器平面結(jié)構(gòu)和其沿AA'和BB'方向的截面圖如圖6(a)、(b)、(c)所示。一5)離子注入硼摻雜劑以便獲得所述探測(cè)器陣列單元源、漏區(qū)外的P+區(qū)4，如圖7所示。.6)開槽處形成側(cè)壁氧化層14，然后進(jìn)行離子注入^或磷摻雜劑，獲得所述探測(cè)器陣列單元的源區(qū)5和漏區(qū)6，如圖8所示。7)接觸孔光刻和腐蝕，分別獲得探測(cè)器陣列單元漏極接觸孔15、源極接觸孔17、大控制柵接觸孔16和小控制柵接觸孔18。完成接觸孔工藝后的探測(cè)器陣列平面結(jié)構(gòu)和其沿BB，和CC'方向的截面圖如圖9(a)、(b)、(c)所示。8)淀積第一層金屬鋁，反刻鋁，形成第一層金屬互連線，連接探測(cè)器陣列上每一列單元的大控制柵極19、小控制柵極20，公共源極21，其示意圖如圖10所示。9)淀積第二層金屬鋁，反刻鋁，形成第二層金屬互連線，連接探測(cè)器陣列上每行單元的漏極22，其示意圖如圖11所示。10)進(jìn)行絕緣介質(zhì)淀積和平坦化處理。(三)探測(cè)器工作原理和過(guò)程1)光電子搜集及存儲(chǔ)1.光電子產(chǎn)生在控制柵極和襯底間加一合適的正偏壓脈沖，將源極和漏極懸空，在靠近第一層絕緣介質(zhì)層的P型半導(dǎo)體表面到襯底內(nèi)部形成耗盡層作為光電子的搜集區(qū)。當(dāng)光照射在耗盡層時(shí)光子被半導(dǎo)體吸收，半導(dǎo)體價(jià)帶上的電子獲得足夠的能量被激發(fā)到導(dǎo)帶，產(chǎn)生光電子。由于源、漏區(qū)和襯底之間有高摻雜的P區(qū)隔離，在襯底一側(cè)會(huì)形成較高的勢(shì)壘阻止源、漏區(qū)的電子向光電子的搜集區(qū)擴(kuò)散。2.光電子遷移與遂穿當(dāng)控制柵極與襯底之間加正電壓，光電子遷移到第一層絕緣介質(zhì)層與P型半導(dǎo)體襯底的界面處；所加的瞬時(shí)正電壓脈沖達(dá)到10V20V時(shí)，在P型半導(dǎo)體表面還沒(méi)有形成反型層之前使第一層絕緣介質(zhì)中的電場(chǎng)足夠強(qiáng)，使所搜集的光電子發(fā)生遂穿效應(yīng)越過(guò)Si02絕緣層到達(dá)浮置柵上。3.光電子存儲(chǔ)當(dāng)?shù)诙咏^緣介質(zhì)層中電場(chǎng)較弱時(shí)，光電子會(huì)儲(chǔ)存在浮置柵上。2)信號(hào)的讀出放大在光電子被搜集到浮置柵后，把源極和襯底接地，漏極接正電壓，調(diào)節(jié)控制柵極的電位，使浮柵MOSFET工作在線性區(qū)或者亞閾區(qū)，通過(guò)對(duì)輸出漏電流的直接測(cè)量，將曝光前后讀取的漏電流進(jìn)行比較來(lái)確定光信號(hào)的大小，得到漏極的電流變化量與搜集到的光電子數(shù)目的關(guān)系如下4=，，4(1)其中A/^為曝光前-曝光后漏極電流變化量，A^e為浮柵上存儲(chǔ)的光電子數(shù)目，Cr為探測(cè)器光電子存儲(chǔ)層的總等效電容，C^為第一層絕緣介質(zhì)層的單位面積電容，W和L分別為浮柵MOSFET溝道的寬度和長(zhǎng)度，//為電子遷移率，F(xiàn)w為漏極與柵極的電壓差。信號(hào)讀出放大的實(shí)施例如下釆用0.18fxm的CMOS工藝設(shè)計(jì)，浮柵MOSFET的溝道長(zhǎng)度與寬度設(shè)計(jì)為lpim，小控制柵的長(zhǎng)度與寬度分別設(shè)計(jì)為0.18pm和大控制柵的長(zhǎng)度與寬度分別設(shè)計(jì)為0.64pm和lpm。根據(jù)曝光的強(qiáng)弱，轉(zhuǎn)移到浮柵上存儲(chǔ)的光電子密度的典型值為10-1000//朋2。1.取漏源電壓)^=0.『，調(diào)節(jié)控制柵極電壓，使浮柵M)SFET工作在線性區(qū)，則輸出漏極電流為KG1.(K(2)式中yf。為等效到小控制柵的跨導(dǎo)參數(shù)，F(xiàn)，"為等效到小控制柵的閾值電壓，込心-為浮置柵上存儲(chǔ)的電荷。C;1為小控制柵和浮置柵之間的等效電容，Cf^為大控制柵和浮置柵之間的等效電容。"re2和為電容耦合系數(shù)，定義a;2=Cra2/C7.，af,;1=Crfil/C7.，C,為探測(cè)器光電子存儲(chǔ)層的總等效電容。由于控制柵分為一大一小兩個(gè)控制柵，小控制柵的電容較小，從小控制柵得到器件的閾值電壓的漂移量為^，使小控制柵對(duì)信號(hào)的控制靈敏度增大。小控制柵電容的典型值為C^,,=0.62^時(shí)，則閾值電壓的最大漂移量可達(dá)到0.258V。電容耦合系數(shù)的典型值為=0.15，"⑥=0.55，調(diào)節(jié)大控制柵電壓使^^^.6.2抵消掉閾值電壓的影響，則(2)式可改寫為《g'+^)^(3)當(dāng)P^，取1V、2V和3V時(shí)，根據(jù)(3)式分別得到輸出電流和光電子數(shù)的關(guān)系圖，如圖12所示，二者之間呈線性關(guān)系。當(dāng)Kn為lV，漏極電流變化的相對(duì)值最大，無(wú)光電子時(shí)，漏極電流為11.6/^，當(dāng)光電子為1000個(gè)時(shí)，漏極電流為8.6/z^，漏極電流變化量為25.8%，每個(gè)光電子引起的漏極電流變化為3W。2.取^62=1!/，=0.67，F(xiàn)as-l)Z使浮柵MOSFET工作在亞閾區(qū)，輸出電流和光電子數(shù)的關(guān)系如圖13所示，二者之間呈指數(shù)關(guān)系。無(wú)光電子時(shí)，漏極電流為9.359W,當(dāng)光電子為1000個(gè)時(shí)，漏極電流為3.684W，漏極電流變化量為60.1%，在亞閾區(qū)時(shí)光電子引起的漏極電流的變化量明顯高于線性工作區(qū)，有更高的靈敏度和動(dòng)態(tài)范圍?？梢?jiàn)，采用雙控制柵進(jìn)行信號(hào)的讀取，能對(duì)探測(cè)器的工作狀態(tài)進(jìn)行精確的控制，可將大控制柵的電壓固定，改變小控制柵的電壓，通過(guò)用不同的柵電壓讀取來(lái)擴(kuò)大信號(hào)相應(yīng)的動(dòng)態(tài)范圍，并提高探測(cè)器信號(hào)讀取的靈敏度。當(dāng)浮柵上的光電子數(shù)較少時(shí)可以使探測(cè)器工作在亞閾區(qū)，提高信號(hào)讀取的靈敏度；當(dāng)光電子數(shù)較多時(shí)可以使探測(cè)器工作在線性區(qū)，并改變控制柵電壓來(lái)擴(kuò)大信號(hào)相應(yīng)的動(dòng)態(tài)范圍和靈敏度。3)復(fù)位在控制柵極上加負(fù)偏壓，襯底接地；增加負(fù)偏壓把浮柵中的光電子通過(guò)遂穿掃出浮柵或把空穴掃入浮柵；在具體應(yīng)用中，考慮到"過(guò)度擦除"的問(wèn)題，采用了擦除結(jié)合寫入的方式進(jìn)行復(fù)位，將每次復(fù)位后探測(cè)器的閾值電壓都控制在一個(gè)很小的誤差范圍內(nèi)變化。權(quán)利要求1、雙控制柵MOSFET探測(cè)器，其特征是探測(cè)器每個(gè)單元的構(gòu)成是在基底P型半導(dǎo)體硅材料(1)上方的兩側(cè)設(shè)有重?fù)诫s的N型半導(dǎo)體區(qū)，分別構(gòu)成MOSFET的源區(qū)(2)和漏區(qū)(3)，源、漏區(qū)的外部設(shè)有重?fù)诫s的P型半導(dǎo)體區(qū)(4)包圍，基底正上方的分別設(shè)有二層絕緣介質(zhì)材料和控制柵極，二層絕緣介質(zhì)材料之間設(shè)有光電子存儲(chǔ)層，所述光電子存儲(chǔ)層是多晶硅；控制柵極是多晶硅、金屬或透明導(dǎo)電電極；所述控制柵為分裂柵，設(shè)計(jì)為一個(gè)小控制柵(5)和一個(gè)大控制柵(6)；探測(cè)器單元的層次從上往下依次是控制柵(5，6)、第二層絕緣介質(zhì)層(7)、浮置柵(8)、第一層絕緣介質(zhì)層(9)和P型半導(dǎo)體襯底(1)；從控制柵往下到基底層設(shè)為對(duì)探測(cè)器探測(cè)光波透明的或半透明的窗口。2、由權(quán)利要求1所述的雙控制柵M0SFET探測(cè)器，其特征是多晶硅作浮置柵，厚度為50100nm，作為光電子存儲(chǔ)層；它下面是第一層Si02絕緣介質(zhì)層，厚度為47nm，通過(guò)編程，控制柵極與襯底的電壓差足夠大時(shí)可使溝道中所搜集的光電子能通過(guò)遂穿效應(yīng)進(jìn)入浮置柵，并停留在浮置柵并存儲(chǔ)下來(lái)。3、由權(quán)利要求1所述的雙控制柵M0SFET探測(cè)器，其特征是與控制柵極接觸的第二絕緣介質(zhì)是Si(ySi3NySi02復(fù)合結(jié)構(gòu)介質(zhì)或高介電常數(shù)介質(zhì)，厚度為1220nm，阻止浮置柵上存儲(chǔ)的光電子通過(guò)控制柵流失。4、由權(quán)利要求1所述的雙控制柵MOSFET探測(cè)器，其特征是釆用厚度為100200nm的多晶硅、金屬或透明導(dǎo)電電極為控制柵，控制柵采用分裂結(jié)構(gòu)，分為一大一小兩個(gè)控制柵，分別和外部的電極相連接；在控制柵下面到基底層之間有對(duì)探測(cè)器探測(cè)光波長(zhǎng)透明的或半透明的窗口，窗口下面的P型半導(dǎo)體襯底區(qū)域?yàn)槌上駞^(qū)。5、由權(quán)利要求1或4所述的雙控制柵MOSFET探測(cè)器設(shè)置，其特征是控制柵分為一大一小兩個(gè)控制柵，小控制柵的最小長(zhǎng)度和兩個(gè)控制柵之間的最小間距為工藝的最小特征尺寸。6、由權(quán)利要求1所述的雙控制柵MOSFET探測(cè)器，其特征是在一大一小兩個(gè)控制柵上施加兩個(gè)控制電壓來(lái)控制MOSFET探測(cè)器的工作狀態(tài)。7、雙控制柵MOSFET探測(cè)器單元的制備方法在硅材料基底上首先進(jìn)行有源區(qū)定義和場(chǎng)氧化區(qū)隔離；然后進(jìn)行浮柵MOSFET單元的構(gòu)造；形成第一層SiOs絕緣介質(zhì)層、多晶硅浮置柵、第二層ONO絕緣介質(zhì)層、多晶硅控制柵等層次；最后進(jìn)行后端工藝，主要包括金屬互連線，絕緣介質(zhì)淀積和平坦化處理；其特征是按一大一小兩個(gè)控制柵的尺寸進(jìn)行刻蝕和除去所述第二多晶硅層，以限定出所述探測(cè)器單元的一大一小兩個(gè)控制柵。全文摘要雙控制柵MOSFET探測(cè)器，探測(cè)器每個(gè)單元的構(gòu)成是在基底P型半導(dǎo)體硅材料上方的兩側(cè)設(shè)有重?fù)诫s的N型半導(dǎo)體區(qū)，分別構(gòu)成MOSFET的源區(qū)(2)和漏區(qū)(3)，源、漏區(qū)的外部設(shè)有重?fù)诫s的P型半導(dǎo)體區(qū)(4)包圍，基底正上方的分別設(shè)有二層絕緣介質(zhì)材料和控制柵極，二層絕緣介質(zhì)材料之間設(shè)有光電子存儲(chǔ)層，所述光電子存儲(chǔ)層是多晶硅；控制柵極是多晶硅、金屬或透明導(dǎo)電電極；所述控制柵為分裂柵，設(shè)計(jì)為一個(gè)小控制柵和一個(gè)大控制柵；探測(cè)器單元的層次從上往下依次是控制柵、第二層絕緣介質(zhì)層、浮置柵、第一層絕緣介質(zhì)層和P型半導(dǎo)體襯底(1)；從控制柵往下到基底層設(shè)為對(duì)探測(cè)器探測(cè)光波透明的或半透明的窗口。文檔編號(hào)H01L21/336GK101533845SQ200910030729公開日2009年9月16日申請(qǐng)日期2009年4月15日優(yōu)先權(quán)日2009年4月15日發(fā)明者榮張,躍徐,毅施,鋒閆申請(qǐng)人:南京大學(xué)