專利名稱：多重直徑納米線場(chǎng)效晶體管的生成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的方面涉及對(duì)生成多重直徑納米線場(chǎng)效晶體管的方法。
背景技術(shù)：
作為未來互補(bǔ)金氧半導(dǎo)體(CMOS)部件設(shè)計(jì)的選擇，納米線FET正在引起人們相當(dāng)大的關(guān)注。雖然正在取得進(jìn)展，但仍將考慮若干關(guān)鍵問題。在這些問題中，ー個(gè)特定問題為將要求納米線FET器件提供具有不同驅(qū)動(dòng)電流強(qiáng)度和/或不同閾值電壓(Vt)的器件。盡管當(dāng)前存在對(duì)提供具有不同驅(qū)動(dòng)電流強(qiáng)度和/或不同閾值電壓的器件的問題的解決方案，但該解決方案通常依賴于通過相應(yīng)地調(diào)制柵極功函數(shù)來調(diào)制器件的閾值電壓。因此，此解決方案傾向于具有相對(duì)困難且成本高昂的エ藝集成操作以及，附加地，該解決方案傾向于存在變化問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的方面，本發(fā)明提供ー種修改具有設(shè)置在絕緣體上的半導(dǎo)體的晶片的方法，該方法包括以下步驟分別在第一和第二晶片區(qū)域處形成在每個(gè)端部處連接至半導(dǎo)體襯墊的第一和第二納米線溝道，其中第二納米線溝道側(cè)壁比第一納米線溝道側(cè)壁相對(duì)于所述半導(dǎo)體的晶面更大程度地錯(cuò)位(misaligned);以及朝向所述第一和第二納米線溝道的側(cè)壁與所述晶面之間的對(duì)準(zhǔn)狀態(tài)從所述第一和第二納米線溝道轉(zhuǎn)移半導(dǎo)體材料，以使在所述轉(zhuǎn)移之后所述第一和第二納米線溝道之間的厚度差反映所述第二納米線溝道側(cè)壁的更大錯(cuò)位。根據(jù)本發(fā)明的方面，本發(fā)明提供ー種修改具有設(shè)置在絕緣體上的半導(dǎo)體的晶片的方法，該方法包括以下步驟分別在第一和第二晶片區(qū)域處形成在每個(gè)端部處連接至半導(dǎo)體襯墊的第一和第二納米線溝道，其中第一納米線溝道側(cè)壁的特征在于具有相對(duì)于所述半導(dǎo)體的晶面的第一對(duì)準(zhǔn)度，且第二納米線溝道側(cè)壁的特征在于具有相對(duì)于所述晶面的第二對(duì)準(zhǔn)度，所述第二對(duì)準(zhǔn)度不同于所述第一對(duì)準(zhǔn)度，以及朝向所述側(cè)壁與所述晶面之間的對(duì)準(zhǔn)狀態(tài)促使半導(dǎo)體材料從所述第一和第二納米線溝道轉(zhuǎn)移，以使在轉(zhuǎn)移之后在所述第一和第二納米線溝道之間的厚度差根據(jù)所述第一和第二對(duì)準(zhǔn)度差異。根據(jù)本發(fā)明的方面，本發(fā)明提供ー種修改具有設(shè)置在絕緣體上的半導(dǎo)體的晶片的方法，該方法包括以下步驟在所述晶片的第一區(qū)域中形成由納米線溝道連接的半導(dǎo)體襯墊對(duì)，所述納米線溝道具有沿所述半導(dǎo)體的{110}晶面定向的長軸以及基本上平行于所述半導(dǎo)體的{110}面中的一個(gè)的側(cè)壁；在所述晶片的第二區(qū)域中形成由納米線溝道連接的半導(dǎo)體襯墊對(duì)，所述納米線溝道具有相對(duì)于所述半導(dǎo)體的{110}晶面成一角度的長軸以及相似地相對(duì)于所述半導(dǎo)體的{110}面成角度的側(cè)壁；以及再定向所述第二區(qū)域的所述納米線溝道，以通過將半導(dǎo)體材料從所述納米線溝道擴(kuò)散至所述襯墊，使得所述第二區(qū)域中的所述納米線溝道與處于所述第一區(qū)域的納米線溝道相比被減薄而形成平行于所述半導(dǎo)體的{110}面的側(cè)壁。
根據(jù)本發(fā)明的另一方面，本發(fā)明提供一種晶片，該晶片包括襯底；掩埋氧化物(BOX)層，其設(shè)置在所述襯底上；以及絕緣體上硅(SOI)結(jié)構(gòu)，其設(shè)置在第一和第二區(qū)域處的所述BOX層上，在每個(gè)區(qū)域處的所述SOI結(jié)構(gòu)具有通過在其中形成的各納米線溝道連接的各SOI襯墊對(duì)，處于所述區(qū)域中的ー個(gè)的所述SOI襯墊和所述納米線溝道比處于所述區(qū)域中的另ー個(gè)的所述SOI襯墊和所述納米線溝道相對(duì)于所述SOI的{110}面更加錯(cuò)位。


被視為本發(fā)明的主題在本專利說明書結(jié)束處的權(quán)利要求中被特別指出且明確主張。結(jié)合附圖，本發(fā)明的前述及其他方面、特征結(jié)構(gòu)及優(yōu)點(diǎn)將從以上詳細(xì)描述顯而易見，其中圖I為在第一和第二區(qū)域處具有限定于其上的納米線溝道的圖I的晶片的透視圖；圖2為圖1的納米線溝道的尺寸的平面圖；圖3為具有限定于其上的再成形納米線的圖I的晶片的透視圖；圖4為具有柵極結(jié)構(gòu)的再成形納米線的透視圖；以及圖5包括具有不同厚度的納米線的截面圖。
具體實(shí)施例方式本文經(jīng)由關(guān)于硅(Si)納米線及Si處理的描述提供支撐例如環(huán)繞柵極(GAA)納米線場(chǎng)效晶體管(FET)的結(jié)構(gòu)以及用于制造該晶體管的方法。然而，本技術(shù)亦可由諸如例如鍺(Ge)的其他半導(dǎo)體材料實(shí)施。當(dāng)使用非含Si半導(dǎo)體時(shí)，本教導(dǎo)的處理步驟類似于且適合于所用的特定半導(dǎo)體。因此，諸如Si、硅鍺(SiGe)、Si/SiGe、碳化硅(SiC)或碳化硅鍺(SiGeC)的含Si半導(dǎo)體材料的使用僅理解為示例性的。參看圖I及圖2，提供晶片1，且其包括Si襯底101、掩埋氧化物(BOX)層102及絕緣體上硅(SOI)層103。晶片I可使用諸如注氧隔離(SMOX)或晶片接合(例如SmartCut )的方法制造。此晶片制造技術(shù)為本領(lǐng)域技術(shù)人員公知，因此本文不再進(jìn)一歩描述。亦可以本領(lǐng)域所已知的其他SOI襯底取代本文所述的BOX上SOI配置，且其將在本教導(dǎo)的范圍內(nèi)。晶片I至少具有建立于其上的第一區(qū)域10及第ニ區(qū)域20。SOI襯墊對(duì)103A及將其連接的納米線溝道104可被構(gòu)圖為處于第一區(qū)域10及第ニ區(qū)域20的SOI層103中，以在各區(qū)域中形成例如梯狀結(jié)構(gòu)。納米線溝道104及SOI襯墊103A的構(gòu)圖可經(jīng)由光刻(例如光或電子束)及隨后的反應(yīng)離子蝕刻(RIE)或經(jīng)由側(cè)壁轉(zhuǎn)移技術(shù)達(dá)成。此構(gòu)圖技術(shù)為本領(lǐng)域技術(shù)人員公知。處于第一區(qū)域10及第ニ區(qū)域20的SOI層103最初各自由具有相似厚度的相似部件形成。然而，如圖I及圖2所示，處于第一區(qū)域10的SOI襯墊103A及納米線溝道104經(jīng)形成為具有基本上平行于和/或?qū)?zhǔn)于例如半導(dǎo)體的{110}晶面中的一者的側(cè)壁，雖然其他平面參考坐標(biāo)系是可能的。即，納米線溝道104中的每ー者的主(長)軸沿半導(dǎo)體的{110}晶面的方向定向。另ー方面，處于第二區(qū)域20的SOI襯墊103A及納米線溝道104經(jīng)形成為具有相對(duì)于{110}晶面成角度α和/或以角度α錯(cuò)位的側(cè)壁，其中納米線溝道104的主(長)軸亦相對(duì)于{110}晶面以角度α錯(cuò)位。例如，第一區(qū)域10中的納米線溝道104可經(jīng)構(gòu)圖以具有平行于{110}面的側(cè)壁及平行于{100}面的頂面，而第二區(qū)域20中的納米線溝道104將具有相對(duì)于{110}晶面以一角度(諸如α=1度)錯(cuò)位的側(cè)壁及平行于{100}面的頂面。在第二區(qū)域20的納米線溝道104成角度和/或錯(cuò)位的情況下，如上所述，對(duì)第一區(qū)域10及第ニ區(qū)域20兩者進(jìn)行的減薄操作(例如納米線溝道104的退火)將傾向于在第二區(qū)域20處比在第一區(qū)域10處具有更大的減薄效果。此狀況由于處于第二區(qū)域20的SOI層103的偏移結(jié)晶取向使得在第二區(qū)域20的SOI層103比第一區(qū)域10的SOI層103對(duì)減薄操作的效果更為敏感。該減薄操作傾向于通過將半導(dǎo)體材料自納米線溝道104擴(kuò)散至SOI襯墊103Α再定向第二區(qū)域20的納米線溝道104，以形成平行于{110}晶面的側(cè)壁。此舉具有第二區(qū)域20中的納米線溝道104在再定向之后比第一區(qū)域10的溝道變得更薄的效果。第二區(qū)域20的SOI層103被減薄超過第一區(qū)域10的SOI層103的程度可通過增加或減少第一區(qū)域10及第ニ區(qū)域20的側(cè)壁的相對(duì)錯(cuò)位來控制。例如，處于第一區(qū)域10的納米線溝道104的側(cè)壁可相對(duì)于該半導(dǎo)體的{110}晶面對(duì)準(zhǔn)，或僅以ー小角度α錯(cuò)位。同 時(shí)，處于第二區(qū)域20的納米線溝道104的側(cè)壁可相對(duì)于該半導(dǎo)體的{110}晶面以一相對(duì)大角度α有意錯(cuò)位。此處，第一區(qū)域10及第ニ區(qū)域20的側(cè)壁的相對(duì)錯(cuò)位越大，則在該第二區(qū)域20處的減薄程度越大。確實(shí)，參看圖2，了解到該角度的傾斜越大，則產(chǎn)生的再成形納米線108將越薄，納米線溝道104相對(duì)于{110}晶面的角度α可為小于45°的任何角度(且實(shí)踐上α不超過幾度)。即，成更傾斜角度的納米線溝道104將比更垂直的納米線溝道104傾向于形成更薄的再成形納米線108。因此，盡管納米線溝道104的尺寸及其傾斜度可根據(jù)設(shè)計(jì)考慮而變化，但納米線溝道104的輪廓(profile)應(yīng)至少包括所要形成的再成形納米線108的輪廓。
其中娃自納米線溝道104擴(kuò)散的再定向處理在G. M. Cohen等人的來自SanFrancisco, CA(2010)的 Material Research Symposium 的“Controlling the snape anddimensional variability of top-down fabricated silicon nanowires by hydrogenannealing”中有更充分的描述，其內(nèi)容以引用的方式并入本文。晶面方向的規(guī)格遵循密勒指數(shù)(Miller indices)規(guī)定,其在例如Ashcroft及Mermin的固態(tài)物理學(xué)(1976)的第5章中有所描述，其內(nèi)容以引用的方式并入本文。遵循此規(guī)定，晶面族(即，根據(jù)晶體的対稱性等價(jià)的面)通常通過ー對(duì)H括號(hào)引用。例如，面(100)、(010)及(001)在立方晶體中全部等價(jià)。以{100}面代表其全體。當(dāng)引用晶體中的方向吋，使用[]方括號(hào)，例如[100]、
、、[-100]、
、
，且同樣地，以〈100〉代表晶向族全體。因此，處于第二區(qū)域20的納米線溝道104可被形成為再成形納米線108(見圖3)，再成形納米線108比第一區(qū)域10的納米線更薄，即使其中在各區(qū)域處以類似方式進(jìn)行退火處理。具體而言，第一區(qū)域10的再成形納米線108將具有厚度T1,，且第二區(qū)域20的再成形納米線108將具有厚度T2，，厚度T2，將不同于厚度IV且通常比厚度T1,更薄。因此，在第一區(qū)域10及第ニ區(qū)域20處的再成形納米線108的此相對(duì)厚度差異將導(dǎo)致再成形納米線108顯示相對(duì)彼此獨(dú)特的物理特性。納米線溝道104的成角度化可以各種方式實(shí)現(xiàn)。例如，光刻掩?？砂ㄓ糜趨^(qū)域10及區(qū)域20的繪制后的(as-drawn)對(duì)準(zhǔn)圖形和錯(cuò)位圖形，或在成角度納米線溝道104的構(gòu)圖期間，晶片I或構(gòu)圖掩?？上鄬?duì)于{110}晶面旋轉(zhuǎn)。然而，納米線溝道104的成角度化無須處于任何特定晶面中，且上述{110}晶面僅理解為示例性的。參看圖3，將納米線溝道104再成形為納米線108通常通過在惰性氣氛中退火實(shí)現(xiàn)。此處理可為同時(shí)或順序應(yīng)用于區(qū)域10及區(qū)域20的無掩模處理。例如，晶片I可在示例性H2氣體中退火。在此H2退火之前不久，可自納米線溝道104及SOI襯墊103A的側(cè)壁蝕刻掉本征氧化物。該H2中的退火具有若干目的，包括但不限于經(jīng)由Si的再分布平滑化納米線溝道104的側(cè)壁、將該側(cè)壁重新對(duì)準(zhǔn)至SOI襯墊103A的晶面、將納米線溝道104截面從矩形再成形為更加圓柱形以及將納米線溝道104體減薄。根據(jù)示例性實(shí)施例，該惰性氣體退火在以下條件下進(jìn)行自約30托(Torr)至約1000托的氣體壓力、自約攝氏600度CC )至約1100°C的溫度及從約I分鐘至約120分鐘的持續(xù)時(shí)間。基本而言，Si再分布的速率隨溫度而增大且隨壓カ增大而減小。
如圖3所示，納米線溝道104經(jīng)由該退火處理或經(jīng)由BOX層102的進(jìn)ー步蝕刻及凹陷可再成形為納米線108，且懸置于BOX層102上或自BOX層102釋放。在第一區(qū)域10及第ニ區(qū)域20中，再成形納米線108因此在SOI襯墊103A之間且在凹陷氧化物105之上形成懸置的橋?？蛇_(dá)成BOX層102的凹陷，其由該退火處理所致，或使用稀氫氟酸(DHF)蝕刻以底切BOX層102。盡管SOI襯底提供限定及懸置納米線溝道104和/或再成形納米線108的便利途徑，但有可能由其他村底獲得懸置。例如，在體Si晶片上外延生長的SiGe/Si疊層亦可經(jīng)構(gòu)圖而形成納米線溝道104和/或再成形納米線108。SiGe層亦可用作被底切的犧牲層(類似于BOX層102)。處于第一區(qū)域10且具有厚度Tr的再成形納米線108及處于第二區(qū)域20且具有厚度τ2，的再成形納米線108可具有不同的驅(qū)動(dòng)電流和/或閾值電壓。以此方式，應(yīng)當(dāng)了解，可通過相應(yīng)地控制部分決定最終厚度T1,及Τ2，的處于第一區(qū)域10及第ニ區(qū)域20的納米線溝道104的成角度化來控制至少處于晶片I的第一區(qū)域10及第ニ區(qū)域20的電路特性?，F(xiàn)參看圖4及圖5，柵極結(jié)構(gòu)402可圍繞再成形納米線108形成。首先，用第一及第ニ柵極電介質(zhì)112Α及112涂覆再成形納米線108。第一(以及可選的)柵極電介質(zhì)112Α通常為Si02。第二柵極電介質(zhì)112可包括ニ氧化硅(SiO2)、氮氧化硅(SiON)、ニ氧化鉿(HfO2)或任何其他合適的ー種或多種高k電介質(zhì)，且在SiO2和SiON的情況下，可利用化學(xué)氣相沉積(CVD)、原子層沉積(ALD)或氧化爐進(jìn)行沉積。然后，可形成例如TaN或TiN的薄柵極導(dǎo)體117的保形沉積。這之后可為摻雜多晶硅113的沉積，以在環(huán)繞再成形納米線108的周邊形成柵極疊層118。掩模115可用于促進(jìn)經(jīng)由例如RIE蝕刻?hào)艠O線。在柵極疊層118外部的薄柵極導(dǎo)體117的一部分可經(jīng)由RIE移除，或在替代性實(shí)施例中，自柵極疊層外部表面移除薄柵極導(dǎo)體117可能需要附加的濕法蝕刻操作。多晶鍺或另ー合適的組成可用作多晶硅113的替代物。另外，任何多晶SiGe合金亦可用于替代多晶硅113。更進(jìn)一歩，多晶硅113能夠以多晶形式沉積或以非晶形式沉積，該非晶形式當(dāng)曝露于高溫時(shí)隨后轉(zhuǎn)變成多晶硅。盡管已結(jié)合示例性實(shí)施例描述本公開，但本領(lǐng)域技術(shù)人員應(yīng)理解，在不脫離本公開的范圍的情況下，可進(jìn)行各種修改，并且其元件可由等價(jià)物替代。此外，在不脫離其基本范圍的情況下，可進(jìn)行諸多修改以使特定情況或材料適合于本公開的教導(dǎo)。因此，希望本公開不限于作為所預(yù)期用于實(shí)施本公開的最佳方式而掲示的特定示例性實(shí)施例，但本公開將包括落入所附權(quán)利要求的范圍內(nèi)的全部實(shí)施例。
權(quán)利要求
1.ー種修改具有設(shè)置在絕緣體上的半導(dǎo)體的晶片的方法，所述方法包括以下步驟 分別在第一和第二晶片區(qū)域處形成在每個(gè)端部處連接至半導(dǎo)體襯墊的第一和第二納米線溝道，其中第二納米線溝道側(cè)壁比第一納米線溝道側(cè)壁相對(duì)于所述半導(dǎo)體的晶面更大程度地錯(cuò)位；以及 朝向所述第一和第二納米線溝道的側(cè)壁與所述晶面之間的對(duì)準(zhǔn)狀態(tài)從所述第一和第ニ納米線溝道轉(zhuǎn)移半導(dǎo)體材料，以使在所述轉(zhuǎn)移之后所述第一和第二納米線溝道之間的厚度差反映所述第二納米線溝道側(cè)壁的更大錯(cuò)位。
2.ー種修改具有設(shè)置在絕緣體上的半導(dǎo)體的晶片的方法，所述方法包括以下步驟 在所述晶片的第一區(qū)域中形成由納米線溝道連接的半導(dǎo)體襯墊對(duì)，所述納米線溝道具有沿所述半導(dǎo)體的{110}晶面定向的長軸以及基本上平行于所述半導(dǎo)體的{110}面中的一個(gè)的側(cè)壁； 在所述晶片的第二區(qū)域中形成由納米線溝道連接的半導(dǎo)體襯墊對(duì)，所述納米線溝道具有相對(duì)于所述半導(dǎo)體的{110}面成一角度的長軸以及相似地相對(duì)于所述半導(dǎo)體的{110}面成角度的側(cè)壁；以及 再定向所述第二區(qū)域的所述納米線溝道，以通過將半導(dǎo)體材料從所述納米線溝道擴(kuò)散至所述襯墊，使得所述第二區(qū)域中的所述納米線溝道與處于所述第一區(qū)域的納米線溝道相比被減薄而形成平行于所述半導(dǎo)體的{110}面的側(cè)壁。
3.根據(jù)權(quán)利要求I或2所述的方法，其中所述形成包括形成彼此平行的所述第一區(qū)域的所述納米線溝道，以及形成彼此平行的所述第二區(qū)域的所述納米線溝道。
4.根據(jù)權(quán)利要求I或2所述的方法，其中所述第一納米線溝道側(cè)壁相對(duì)于所述晶面對(duì)準(zhǔn)，且所述第二納米線溝道側(cè)壁相對(duì)于所述晶面錯(cuò)位。
5.根據(jù)權(quán)利要求I或2所述的方法，其中所述第一和第二納米線溝道側(cè)壁均相對(duì)于所述晶面錯(cuò)位。
6.根據(jù)權(quán)利要求I或2所述的方法，其中轉(zhuǎn)移所述半導(dǎo)體材料包括退火。
7.根據(jù)權(quán)利要求I或2所述的方法，進(jìn)ー步包括將所述納米線溝道再成形為納米線。
8.根據(jù)權(quán)利要求7所述的方法，進(jìn)ー步包括環(huán)繞每個(gè)所述納米線形成各柵極。
9.根據(jù)權(quán)利要求8所述的方法，其中所述柵極均包括電介質(zhì)、薄柵極導(dǎo)體以及摻雜導(dǎo)電材料。
10.根據(jù)權(quán)利要求8所述的方法，其中所述納米線均具有各自的驅(qū)動(dòng)電流和/或閾值電壓，所述驅(qū)動(dòng)電流和/或閾值電壓根據(jù)所述第一和第二納米線的厚度之間的差異而不同。
11.根據(jù)權(quán)利要求I或2所述的方法，其中所述形成包括構(gòu)圖處理。
12.根據(jù)權(quán)利要求I所述的方法，其中第一納米線溝道側(cè)壁的特征在于具有相對(duì)于所述半導(dǎo)體的晶面的第一對(duì)準(zhǔn)度，且第二納米線溝道側(cè)壁的特征在于具有相對(duì)于所述晶面的第二對(duì)準(zhǔn)度，所述第二對(duì)準(zhǔn)度不同于所述第一對(duì)準(zhǔn)度。
13.一種晶片，其包括 襯底； 掩埋氧化物(BOX)層，其設(shè)置在所述襯底上；以及 絕緣體上硅(SOI)結(jié)構(gòu)，其設(shè)置在第一和第二區(qū)域處的所述BOX層上，在每個(gè)區(qū)域處的所述SOI結(jié)構(gòu)具有通過在其中形成的各納米線溝道連接的各SOI襯墊對(duì)，處于所述區(qū)域中的ー個(gè)的所述SOI襯墊和所述納米線溝道比處于所述區(qū)域中的另ー個(gè)的所述SOI襯墊和所述納米線溝道相對(duì)于所述SOI的{110}面更加錯(cuò)位。
14.根據(jù)權(quán)利要求13所述的晶片，其中錯(cuò)位納米線溝道的輪廓包括可從其形成的再成形納米線。
15.根據(jù)權(quán)利要求13所述的晶片，其中所述納米線溝道分別在所述第一和第二區(qū)域中的每ー個(gè)處彼此平行。
全文摘要
本發(fā)明提供一種修改具有設(shè)置在絕緣體上的半導(dǎo)體的晶片的方法，所述方法包括以下步驟分別在第一和第二晶片區(qū)域處形成在每個(gè)端部處連接至半導(dǎo)體襯墊的第一和第二納米線溝道，其中第二納米線溝道側(cè)壁比第一納米線溝道側(cè)壁相對(duì)于所述半導(dǎo)體的晶面更加錯(cuò)位；以及朝向所述側(cè)壁與所述晶面之間的對(duì)準(zhǔn)狀態(tài)轉(zhuǎn)移所述半導(dǎo)體，以使所述第一和第二納米線溝道之間的厚度差反映所述第二納米線溝道側(cè)壁的更大錯(cuò)位。
文檔編號(hào)H01L21/306GK102986010SQ201180023254
公開日2013年3月20日 申請(qǐng)日期2011年3月31日 優(yōu)先權(quán)日2010年5月12日
發(fā)明者J·斯雷特, S·邦薩倫提普, G·科恩 申請(qǐng)人:國際商業(yè)機(jī)器公司