射頻ldmos器件及其制造方法
【專利摘要】本發(fā)明公開了一種射頻LDMOS器件，漂移區(qū)由第一注入?yún)^(qū)和第二注入?yún)^(qū)組成；第一注入?yún)^(qū)位于多晶硅柵的第二側(cè)面到第一法拉第屏蔽層的第二側(cè)面之間；第二注入?yún)^(qū)位于第一法拉第屏蔽層的第二側(cè)面到漏區(qū)之間并將漏區(qū)包圍；所述第二法拉第屏蔽層的第二側(cè)面為靠近所述漏區(qū)一側(cè)的側(cè)面，通過調(diào)節(jié)第二注入?yún)^(qū)的摻雜濃度調(diào)節(jié)第二法拉第屏蔽層的第二側(cè)面底部的漂移區(qū)的最大電場強度；第一注入?yún)^(qū)的摻雜濃度大于第二注入?yún)^(qū)的摻雜濃度，第一注入?yún)^(qū)的摻雜濃度越大，第一注入?yún)^(qū)的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大。本發(fā)明還公開了一種射頻LDMOS器件的制造方法。本發(fā)明能提高器件的擊穿電壓和飽和電流，提高器件的功率密度。
【專利說明】射頻LDMOS器件及其制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導體集成電路制造器件，特別是涉及一種射頻LDM0S器件，本發(fā)明還涉及該晶體管的制造方法。

【背景技術(shù)】
[0002]射頻橫向場效應晶體管(RF LDM0S)被廣泛應用于基站和廣播電視發(fā)射等射頻高功率領(lǐng)域，采用功率陣列及多芯片合成，產(chǎn)品輸出功率可達到500瓦以上，所以提高單位柵寬的功率密度是提升產(chǎn)品性能的主要方面；同時較高功率密度后，同樣單芯片(單胞)功率所需的柵寬可以較低，這樣整個器件的寄生電容可以降低，器件的其他射頻性能如效率和增益也可提升。
[0003]如圖1所示，是現(xiàn)有射頻LDM0S器件的結(jié)構(gòu)示意圖，以N型器件為例，現(xiàn)有射頻LDM0S器件包括:P型重摻雜即P+摻雜的硅襯底101，硅襯底101的摻雜濃度大于le20cm_3;P型輕摻雜的硅外延層102，硅外延層102的摻雜濃度和厚度取決于器件的漏端工作電壓，漏端工作電壓越高，娃外延層102摻雜越低、厚度越厚；N型漂移區(qū)103，形成于娃外延層102中；P型摻雜的體區(qū)104 ;柵介質(zhì)層107和多晶硅柵108 ;N型重摻雜即N+摻雜的源區(qū)105、漏區(qū)106;在體區(qū)104中還形成有P+區(qū)112，P+區(qū)112和源區(qū)105接觸，用于引出體區(qū)104的電極；第一屏蔽介質(zhì)層109a和第一法拉第屏蔽層(G-shield) 110a，覆蓋在多晶硅柵108的漏端的側(cè)面臺階上；第二屏蔽介質(zhì)層109b和第二法拉第屏蔽層110b，覆蓋在第一屏蔽介質(zhì)層109a的臺階上；深接觸孔111，由填充于深槽中的金屬如鎢組成，深槽穿過源區(qū)105、體區(qū)104和硅外延層102并進入到硅襯底101中，深接觸孔111將源區(qū)105、體區(qū)104、硅外延層102和硅襯底101電連接。
[0004]如圖1所示器件采用了雙層法拉第環(huán)即法拉第屏蔽層110a和110b，能應用于50V偏置電壓的器件，其擊穿電壓要求達到110V以上。法拉第屏蔽層不僅能漏極和柵極之間的寄生電容，還能起場板作用，降低其底部的電場，提高器件的擊穿電壓。如圖1所示可知，雙層法拉第屏蔽層底部的電場將會降低，而在現(xiàn)有器件的漂移區(qū)103為均勻摻雜時，在漂移區(qū)103靠近第二法拉第屏蔽層110b的邊緣附件有較高的碰撞電離，同時電場分布不均勻，該處的較強的電場和較高的碰撞電離將會降低整個器件的擊穿電壓，而現(xiàn)有技術(shù)中為了使擊穿電壓要求達到110V以上，只能通過降低漂移區(qū)103的摻雜濃度實現(xiàn)，即漂移區(qū)103采取較低摻雜濃度，這樣器件的飽和電流較低，而功率密度和飽和電流強相關(guān)，所以對應的功率密度也較低。


【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是提供一種射頻LDM0S器件，能提高器件的擊穿電壓和飽和電流，提高器件的功率密度。為此，本發(fā)明還提供一種射頻LDM0S器件的制造方法。
[0006]為解決上述技術(shù)問題，本發(fā)明提供的射頻LDM0S器件包括:
[0007]第一導電類型重摻雜的硅襯底。
[0008]第一導電類型摻雜的硅外延層，該硅外延層形成于所述硅襯底表面上。
[0009]體區(qū)，由形成于所述硅外延層的選定區(qū)域中的第一導電類型離子注入?yún)^(qū)組成。
[0010]漂移區(qū)，由形成于所述硅外延層的選定區(qū)域中的第二導電類型的第一注入?yún)^(qū)和第二注入?yún)^(qū)組成。
[0011]多晶硅柵，形成于所述體區(qū)上方，所述多晶硅柵和所述硅外延層間隔離有柵介質(zhì)層，所述多晶硅柵覆蓋部分所述體區(qū)并延伸到所述漂移區(qū)上方，被所述多晶硅柵覆蓋的所述體區(qū)表面用于形成溝道。
[0012]第一法拉第屏蔽層，覆蓋在所述多晶硅柵的第二側(cè)的臺階結(jié)構(gòu)上，所述第一法拉第屏蔽層和其底部的所述多晶硅柵或所述硅外延層之間隔離有第一屏蔽介質(zhì)層。
[0013]第二法拉第屏蔽層，覆蓋在所述第一法拉第屏蔽層的臺階結(jié)構(gòu)上，所述第二法拉第屏蔽層和其底部的所述第一法拉第屏蔽層或所述硅外延層之間隔離有第二屏蔽介質(zhì)層。
[0014]源區(qū)，由形成于所述體區(qū)中的第二導電類型重摻雜區(qū)組成，所述源區(qū)和所述多晶娃柵的第一側(cè)自對準。
[0015]漏區(qū)，由形成于所述漂移區(qū)中的第二導電類型重摻雜區(qū)組成，所述漏區(qū)和所述多晶硅柵的第二側(cè)相隔一橫向距離。
[0016]深接觸孔，由填充于深槽中的金屬組成，所述深槽穿過所述源區(qū)、所述體區(qū)和所述硅外延層并進入到所述硅襯底中，所述深接觸孔將所述源區(qū)、所述體區(qū)、所述硅外延層和所述娃襯底電連接。
[0017]在橫向上，所述第一注入?yún)^(qū)位于所述多晶硅柵的第二側(cè)面到所述第一法拉第屏蔽層的第二側(cè)面之間，所述第一法拉第屏蔽層的第二側(cè)面為靠近所述漏區(qū)一側(cè)的側(cè)面；所述第二注入?yún)^(qū)位于所述第一法拉第屏蔽層的第二側(cè)面到所述漏區(qū)之間并將所述漏區(qū)包圍；所述第二法拉第屏蔽層的第二側(cè)面為靠近所述漏區(qū)一側(cè)的側(cè)面，所述漂移區(qū)的最大電場強度位于所述第二法拉第屏蔽層的第二側(cè)面底部，所述第二法拉第屏蔽層的第二側(cè)面底部的摻雜濃度越大所述漂移區(qū)的最大電場強度越大；所述第一注入?yún)^(qū)的摻雜濃度大于所述第二注入?yún)^(qū)的摻雜濃度，在保證所述第一注入?yún)^(qū)的電場強度小于所述漂移區(qū)的最大電場強度的條件下，所述第一注入?yún)^(qū)的摻雜濃度越大，所述第一注入?yún)^(qū)的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大。
[0018]進一步的改進是，所述第一注入?yún)^(qū)還延伸到所述第一法拉第屏蔽層的第二側(cè)面和所述第二法拉第屏蔽層的第二側(cè)面之間。
[0019]進一步的改進是，所述射頻LDMOS器件為N型器件，所述第一導電類型為P型，所述第二導電類型為N型。
[0020]進一步的改進是，所述第一注入?yún)^(qū)的注入雜質(zhì)為磷，注入能量為80KeV至300KeV ；所述第二注入?yún)^(qū)的注入雜質(zhì)為磷，注入能量為80KeV至300KeV。
[0021]進一步的改進是，所述第一注入?yún)^(qū)的注入劑量為2.5E12cm_2，所述第二注入?yún)^(qū)的注入劑量為1.6E12cnT2。
[0022]進一步的改進是，所述射頻LDMOS器件為P型器件，所述第一導電類型為N型，所述第二導電類型為P型。
[0023]為解決上述技術(shù)問題，本發(fā)明提供的射頻LDMOS器件的制造方法包括如下步驟:
[0024]步驟一、在第一導電類型重摻雜的硅襯底表面上外延生長形成第一導電類型摻雜的娃外延層。
[0025]步驟二、采用第二導電類型離子注入工藝在所述硅外延層的選定區(qū)域中分別形成第一注入?yún)^(qū)和第二注入?yún)^(qū)，由所述第一注入?yún)^(qū)和所述第二注入?yún)^(qū)組成漂移區(qū)；在橫向上，所述第一注入?yún)^(qū)位于后續(xù)形成的多晶硅柵的第二側(cè)面到第一法拉第屏蔽層的第二側(cè)面之間，所述第一法拉第屏蔽層的第二側(cè)面為靠近漏區(qū)一側(cè)的側(cè)面；所述第二注入?yún)^(qū)位于所述第一法拉第屏蔽層的第二側(cè)面到所述漏區(qū)之間并將所述漏區(qū)包圍；所述第二法拉第屏蔽層的第二側(cè)面為靠近所述漏區(qū)一側(cè)的側(cè)面，所述漂移區(qū)的最大電場強度位于所述第二法拉第屏蔽層的第二側(cè)面底部，所述第二法拉第屏蔽層的第二側(cè)面底部的摻雜濃度越大所述漂移區(qū)的最大電場強度越大；所述第一注入?yún)^(qū)的摻雜濃度大于所述第二注入?yún)^(qū)的摻雜濃度，在保證所述第一注入?yún)^(qū)的電場強度小于所述漂移區(qū)的最大電場強度的條件下，所述第一注入?yún)^(qū)的摻雜濃度越大，所述第一注入?yún)^(qū)的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大。
[0026]步驟三、在所述硅外延層表面生長柵介質(zhì)層。
[0027]步驟四、在所述柵介質(zhì)層表面淀積多晶娃。
[0028]步驟五、采用光刻刻蝕工藝對所述多晶硅進行刻蝕形成多晶硅柵，所述多晶硅柵作為所述射頻LDMOS器件的柵極；所述多晶硅柵的第二側(cè)延伸到所述漂移區(qū)上方。
[0029]步驟六、在所述硅外延層的選定區(qū)域中的進行第一導電類型離子注入形成體區(qū)，形成所述體區(qū)的選定區(qū)域由光刻工藝定義、且所述體區(qū)的選定區(qū)域和所述多晶硅柵的第一側(cè)自對準，被所述多晶硅柵覆蓋的所述體區(qū)表面用于形成溝道。
[0030]步驟七、進行第二導電類型重摻雜離子注入形成源區(qū)和漏區(qū)，所述源區(qū)和所述多晶硅柵的第一側(cè)自對準；所述漏區(qū)和所述多晶硅柵的第二側(cè)相隔一橫向距離并位于所述漂移區(qū)中。
[0031]步驟八、依次形成第一屏蔽介質(zhì)層和第一法拉第屏蔽層，所述第一法拉第屏蔽層覆蓋在所述多晶硅柵的第二側(cè)的臺階結(jié)構(gòu)上，所述第一法拉第屏蔽層和其底部的所述多晶硅柵或所述硅外延層之間隔離有所述第一屏蔽介質(zhì)層；
[0032]步驟九、依次形成第二屏蔽介質(zhì)層和第二法拉第屏蔽層，所述第二法拉第屏蔽層覆蓋在所述第一法拉第屏蔽層的臺階結(jié)構(gòu)上，所述第二法拉第屏蔽層和其底部的所述第一法拉第屏蔽層或所述硅外延層之間隔離有第二屏蔽介質(zhì)層。
[0033]步驟十、進行深槽刻蝕，所述深槽穿過所述源區(qū)、所述體區(qū)和所述硅外延層并進入到所述硅襯底中；在所述深槽中填充金屬形成所述深接觸孔，所述深接觸孔將所述源區(qū)、所述體區(qū)、所述娃外延層和所述娃襯底電連接。
[0034]進一步的改進是，步驟七形成所述源區(qū)和所述漏區(qū)之后，還包括在所述源區(qū)、所述漏區(qū)和所述多晶硅柵表面形成金屬硅化物的步驟。
[0035]進一步的改進是，所述金屬硅化物為鈦硅化物。
[0036]本發(fā)明通過設(shè)置第一注入?yún)^(qū)和第二注入?yún)^(qū)來形成漂移區(qū)，由于漂移區(qū)的最大電場強度位于第二法拉第屏蔽層的第二側(cè)面底部的電場強度，本發(fā)明能夠在保證第一注入?yún)^(qū)的電場強度小于漂移區(qū)的最大電場強度的條件下，通過增加第一注入?yún)^(qū)的摻雜濃度，來增加第一注入?yún)^(qū)的電場強度，其中第一注入?yún)^(qū)的摻雜濃度的增加能夠增加器件的飽和電流，而第一注入?yún)^(qū)的電場強度的增加則能增加器件的擊穿電壓，所以本發(fā)明能實現(xiàn)同時提高器件的擊穿電壓和飽和電流，飽和電流的提高能提高器件的功率密度。

【專利附圖】

【附圖說明】
[0037]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0038]圖1是現(xiàn)有射頻LDMOS器件的結(jié)構(gòu)示意圖；
[0039]圖2A是本發(fā)明實施例射頻LDMOS器件結(jié)構(gòu)示意圖；
[0040]圖2B是本發(fā)明另一實施例射頻LDMOS器件結(jié)構(gòu)示意圖；
[0041]圖3是現(xiàn)有射頻LDMOS器件與本發(fā)明實施例射頻LDMOS器件的耗盡區(qū)仿真圖；
[0042]圖4是現(xiàn)有射頻LDMOS器件與本發(fā)明實施例射頻LDMOS器件的碰撞電離仿真圖；
[0043]圖5是現(xiàn)有射頻LDMOS器件與本發(fā)明實施例射頻LDMOS器件沿漂移區(qū)的橫向電場強度分布圖；
[0044]圖6是本發(fā)明RFLDMOS器件與現(xiàn)有RFLDMOS器件的IDVG測試曲線；
[0045]圖7是本發(fā)明RFLDMOS器件與現(xiàn)有RFLDMOS器件的IDVD測試曲線；
[0046]圖8是本發(fā)明RFLDMOS器件與現(xiàn)有RFLDMOS器件的擊穿電壓測試曲線。

【具體實施方式】
[0047]如圖2A所示，是本發(fā)明實施例射頻LDM0S器件結(jié)構(gòu)示意圖，本發(fā)明實施例以N型射頻LDM0S器件為例說明如下，本發(fā)明實施例射頻LDM0S器件包括:
[0048]P型重摻雜的硅襯底1 ;硅襯底1的摻雜濃度大于le20cm_3。
[0049]P型摻雜的娃外延層2，該娃外延層2形成于所述娃襯底1表面上；娃外延層2的摻雜濃度和厚度取決于器件的漏端工作電壓，漏端工作電壓越高，硅外延層2摻雜越低、厚度越厚。
[0050]體區(qū)4，由形成于所述硅外延層2的選定區(qū)域中的P型離子注入?yún)^(qū)組成。
[0051]漂移區(qū)，由形成于所述硅外延層2的選定區(qū)域中的N型的第一注入?yún)^(qū)3a和第二注入?yún)^(qū)3b組成。
[0052]多晶硅柵8，形成于所述體區(qū)4上方，所述多晶硅柵8和所述硅外延層2間隔離有柵介質(zhì)層7，較佳為，所述柵介質(zhì)層7為柵氧化層；所述多晶硅柵8覆蓋部分所述體區(qū)4并延伸到所述漂移區(qū)上方，被所述多晶硅柵8覆蓋的所述體區(qū)4表面用于形成溝道。
[0053]第一法拉第屏蔽層10a，覆蓋在所述多晶硅柵8的第二側(cè)的臺階結(jié)構(gòu)上，所述第一法拉第屏蔽層10a和其底部的所述多晶硅柵8或所述硅外延層2之間隔離有第一屏蔽介質(zhì)層9a。
[0054]第二法拉第屏蔽層10b，覆蓋在所述第一法拉第屏蔽層10a的臺階結(jié)構(gòu)上，所述第二法拉第屏蔽層10b和其底部的所述第一法拉第屏蔽層10a或所述硅外延層2之間隔離有第二屏蔽介質(zhì)層9b。
[0055]源區(qū)5，由形成于所述體區(qū)4中的N型重摻雜區(qū)組成，所述源區(qū)5和所述多晶硅柵8的第一側(cè)自對準。
[0056]漏區(qū)6，由形成于所述漂移區(qū)中的N型重摻雜區(qū)組成，所述漏區(qū)6和所述多晶硅柵8的第二側(cè)相隔一橫向距離。
[0057]在所述體區(qū)4表面還形成有P+區(qū)12，所述P+區(qū)12用于引出所述體區(qū)4的電極且和所述源區(qū)5相接觸。
[0058]深接觸孔11，由填充于深槽中的金屬組成，所述深槽穿過所述源區(qū)5、所述體區(qū)4和所述硅外延層2并進入到所述硅襯底1中，所述深接觸孔11將所述源區(qū)5、所述體區(qū)4、所述娃外延層2和所述娃襯底1電連接。
[0059]在橫向上，所述第一注入?yún)^(qū)3a位于所述多晶硅柵8的第二側(cè)面到所述第一法拉第屏蔽層10a的第二側(cè)面之間，所述第一法拉第屏蔽層10a的第二側(cè)面為靠近所述漏區(qū)6 —側(cè)的側(cè)面；所述第二注入?yún)^(qū)3b位于所述第一法拉第屏蔽層10a的第二側(cè)面到所述漏區(qū)6之間并將所述漏區(qū)6包圍；在其它實施例中，如圖2B所示，所述第一注入?yún)^(qū)3a也能延伸到所述第一法拉第屏蔽層10a的第二側(cè)面和所述第二法拉第屏蔽層10b的第二側(cè)面之間，這時所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b會在所述第二法拉第屏蔽層10b底部相疊加。
[0060]所述第二法拉第屏蔽層10b的第二側(cè)面為靠近所述漏區(qū)6 —側(cè)的側(cè)面，所述漂移區(qū)的最大電場強度位于所述第二法拉第屏蔽層10b的第二側(cè)面底部，所述第二法拉第屏蔽層10b的第二側(cè)面底部的摻雜濃度越大所述漂移區(qū)的最大電場強度越大；當所述第二法拉第屏蔽層10b僅包括所述第二注入?yún)^(qū)3b時，通過調(diào)節(jié)所述第二注入?yún)^(qū)3b的摻雜濃度調(diào)節(jié)所述第二法拉第屏蔽層10b的第二側(cè)面底部的所述漂移區(qū)的最大電場強度；當所述第二法拉第屏蔽層10b的第二側(cè)面底部為所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b交疊時，所述漂移區(qū)的最大電場強度由所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b的交疊在一起的摻雜決定。
[0061]所述第一注入?yún)^(qū)3a的摻雜濃度大于所述第二注入?yún)^(qū)3b的摻雜濃度，在保證所述第一注入?yún)^(qū)3a的電場強度小于所述漂移區(qū)的最大電場強度的條件下，所述第一注入?yún)^(qū)3a的摻雜濃度越大，所述第一注入?yún)^(qū)3a的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大。在一較佳實施方式中，所述第一注入?yún)^(qū)3a的注入雜質(zhì)為磷，注入能量為80KeV至300KeV，注入劑量為2.5E12cnT2;所述第二注入?yún)^(qū)3b的注入雜質(zhì)為磷，注入能量為80KeV 至 300KeV，注入劑量為 1.6E12cnT2。
[0062]在其它實施例中，所述射頻LDMOS器件也能為P型器件，需要將上述N型器件的各摻雜區(qū)的摻雜類型互換即可實現(xiàn)。
[0063]下面以N型射頻LDMOS器件為例說明本發(fā)明實施例射頻LDMOS器件的制造方法，包括如下步驟:
[0064]步驟一、在P型重摻雜的硅襯底1表面上外延生長形成P型摻雜的硅外延層2。所述硅襯底1的摻雜濃度大于le20Cm_3。硅外延層2的摻雜濃度和厚度取決于器件的漏端工作電壓，漏端工作電壓越高，硅外延層2摻雜越低、厚度越厚。
[0065]步驟二、采用N型離子注入工藝在所述硅外延層2的選定區(qū)域中分別形成第一注入?yún)^(qū)3a和第二注入?yún)^(qū)3b，由所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b組成漂移區(qū)；在橫向上，所述第一注入?yún)^(qū)3a位于后續(xù)形成的多晶硅柵8的第二側(cè)面到第一法拉第屏蔽層10a的第二側(cè)面之間，所述第一法拉第屏蔽層10a的第二側(cè)面為靠近漏區(qū)6—側(cè)的側(cè)面；所述第二注入?yún)^(qū)3b位于所述第一法拉第屏蔽層10a的第二側(cè)面到所述漏區(qū)6之間并將所述漏區(qū)6包圍；在其它實施例中，所述第一注入?yún)^(qū)3a也能延伸到所述第一法拉第屏蔽層10a的第二側(cè)面和所述第二法拉第屏蔽層10b的第二側(cè)面之間，這時所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b會在所述第二法拉第屏蔽層10b底部相疊加。
[0066]所述第二法拉第屏蔽層10b的第二側(cè)面為靠近所述漏區(qū)6 —側(cè)的側(cè)面，所述漂移區(qū)的最大電場強度位于所述第二法拉第屏蔽層10b的第二側(cè)面底部，所述第二法拉第屏蔽層10b的第二側(cè)面底部的摻雜濃度越大所述漂移區(qū)的最大電場強度越大；當所述第二法拉第屏蔽層10b僅包括所述第二注入?yún)^(qū)3b時，通過調(diào)節(jié)所述第二注入?yún)^(qū)3b的摻雜濃度調(diào)節(jié)所述第二法拉第屏蔽層10b的第二側(cè)面底部的所述漂移區(qū)的最大電場強度；當所述第二法拉第屏蔽層10b的第二側(cè)面底部為所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b交疊時，所述漂移區(qū)的最大電場強度由所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b的交疊在一起的摻雜決定。
[0067]所述第一注入?yún)^(qū)3a的摻雜濃度大于所述第二注入?yún)^(qū)3b的摻雜濃度，在保證所述第一注入?yún)^(qū)3a的電場強度小于所述漂移區(qū)的最大電場強度的條件下，所述第一注入?yún)^(qū)3a的摻雜濃度越大，所述第一注入?yún)^(qū)3a的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大。
[0068]在一較佳實施方式中，所述第一注入?yún)^(qū)3a的注入雜質(zhì)為磷，注入能量為80KeV至300KeV，注入劑量為2.5E12cnT2;所述第二注入?yún)^(qū)3b的注入雜質(zhì)為磷，注入能量為80KeV至300KeV，注入劑量為 1.6E12cnT2。
[0069]離子注入之后進行熱推進工藝對所述第一注入?yún)^(qū)3a和所述第二注入?yún)^(qū)3b進行擴散和激活。
[0070]步驟三、在所述硅外延層2表面生長柵介質(zhì)層7 ;較佳為，所述柵介質(zhì)層7為柵氧化層。
[0071]步驟四、在所述柵介質(zhì)層7表面淀積多晶硅8。
[0072]步驟五、采用光刻刻蝕工藝對所述多晶硅8進行刻蝕形成多晶硅柵8，所述多晶硅柵8作為所述射頻LDM0S器件的柵極；所述多晶硅柵8的第二側(cè)延伸到所述漂移區(qū)上方。
[0073]步驟六、在所述硅外延層2的選定區(qū)域中的進行P型離子注入形成體區(qū)4，形成所述體區(qū)4的選定區(qū)域由光刻工藝定義、且所述體區(qū)4的選定區(qū)域和所述多晶硅柵8的第一側(cè)自對準，被所述多晶硅柵8覆蓋的所述體區(qū)4表面用于形成溝道。
[0074]步驟七、進行N型重摻雜離子注入形成源區(qū)5和漏區(qū)6，所述源區(qū)5和所述多晶硅柵8的第一側(cè)自對準；所述漏區(qū)6和所述多晶硅柵8的第二側(cè)相隔一橫向距離并位于所述漂移區(qū)中。
[0075]在所述源區(qū)5、所述漏區(qū)6和所述多晶硅柵8表面形成金屬硅化物，較佳為，所述金屬硅化物為鈦硅化物。
[0076]步驟八、依次形成第一屏蔽介質(zhì)層9a和第一法拉第屏蔽層10a ;所述第一法拉第屏蔽層10a需要采用先淀積再進行光刻定義以及干法刻蝕形成，刻蝕后的所述第一法拉第屏蔽層10a覆蓋在所述多晶硅柵8的第二側(cè)的臺階結(jié)構(gòu)上，所述第一法拉第屏蔽層10a和其底部的所述多晶硅柵8或所述硅外延層2之間隔離有所述第一屏蔽介質(zhì)層9a。
[0077]步驟九、依次形成第二屏蔽介質(zhì)層9b和第二法拉第屏蔽層10b ;所述第二法拉第屏蔽層10b需要采用先淀積再進行光刻定義以及干法刻蝕形成，刻蝕后的所述第二法拉第屏蔽層10b覆蓋在所述第一法拉第屏蔽層10a的臺階結(jié)構(gòu)上，所述第二法拉第屏蔽層10b和其底部的所述第一法拉第屏蔽層10a或所述硅外延層2之間隔離有第二屏蔽介質(zhì)層％。
[0078]步驟十、進行深槽刻蝕，所述深槽穿過所述源區(qū)5、所述體區(qū)4和所述硅外延層2并進入到所述硅襯底1中；在所述深槽中填充金屬形成所述深接觸孔11，所述深接觸孔11將所述源區(qū)5、所述體區(qū)4、所述硅外延層2和所述硅襯底1電連接。
[0079]在其它實施例方法中，所述射頻LDMOS器件也能為P型器件，需要將上述N型器件的各摻雜區(qū)的摻雜類型互換即可實現(xiàn)。
[0080]本發(fā)明實施例射頻LDMOS器件中，通過增加所述第一注入?yún)^(qū)3a的摻雜濃度，能夠增加整個漂移區(qū)的摻雜濃度，從而能夠使得漂移區(qū)和硅外延層2形成的耗盡區(qū)增加，如圖3所示，是現(xiàn)有射頻LDMOS器件與本發(fā)明實施例射頻LDMOS器件的耗盡區(qū)仿真圖；曲線201為現(xiàn)有射頻LDMOS器件的耗盡區(qū)邊界，曲線202為本發(fā)明實施例射頻LDMOS器件的耗盡區(qū)邊界，可知，本發(fā)明實施例器件的耗盡區(qū)增加了。耗盡區(qū)的變寬能夠增加擊穿電壓。
[0081]本發(fā)明實施例能實現(xiàn)將碰撞電離從所述第二法拉第屏蔽層10b底部移到重摻雜的漏區(qū)6端，如圖4所示，是現(xiàn)有射頻LDMOS器件與本發(fā)明實施例射頻LDMOS器件的碰撞電離仿真圖；現(xiàn)有器件的碰撞電離位置如虛線框203所示，是位于所述第二法拉第屏蔽層10b底部；而本發(fā)明實施例器件的碰撞電離位置如虛線框204所示，是位于所述漏區(qū)6端。
[0082]本發(fā)明實施例保證所述第二法拉第屏蔽層10b的第二側(cè)面底部的電場強度為最大電場強度的條件下，能夠增加所述第一注入?yún)^(qū)3a的摻雜濃度，只要保證所述第一注入?yún)^(qū)3a的電場強度小于所述漂移區(qū)的最大電場強度的條件即可，所述第一注入?yún)^(qū)3a的摻雜濃度越大，所述第一注入?yún)^(qū)3a的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大。如圖5所示，是現(xiàn)有射頻LDM0S器件與本發(fā)明實施例射頻LDM0S器件沿漂移區(qū)的橫向電場強度分布圖；曲線205對應于現(xiàn)有射頻LDM0S器件沿漂移區(qū)的橫向電場強度分布，曲線206對應于本發(fā)明實施例射頻LDM0S器件沿漂移區(qū)的橫向電場強度分布，AA位置處對應于所述第二法拉第屏蔽層10b的第二側(cè)面底部，AA位置處的電場強度最大；BB位置處對應于所述第一法拉第屏蔽層10a的第二側(cè)面底部，CC位置處對應于所述多晶硅柵8的第二側(cè)面底部，DD位置處對應于所述漏區(qū)6的邊緣位置；可知，AA位置處的電場強度都差不多；本發(fā)明實施例通過增加所述第一注入?yún)^(qū)3a的摻雜濃度后，所述第一注入?yún)^(qū)3a的電場強度會增加，而電場強度曲線所包的面積即為擊穿電壓，所以本發(fā)明實施例射頻LDM0S器件的擊穿電壓會增加；同時，由于第一注入?yún)^(qū)3a的摻雜濃度增加后整個漂移區(qū)的摻雜濃度得到增加，故器件的飽和電流會增加。
[0083]如圖6所示，是本發(fā)明RFLDMOS器件與現(xiàn)有RFLDMOS器件的IDVG測試曲線，測試時漏極電壓VD設(shè)置為0.1V，ID為漏極電流，VG為柵極電壓；曲線207為現(xiàn)有器件曲線，曲線208為本發(fā)明實施例器件曲線，可知本發(fā)明實施例的ID增加了。
[0084]如圖7所示，是本發(fā)明RFLDMOS器件與現(xiàn)有RFLDMOS器件的IDVD測試曲線；測試時柵極電壓VG設(shè)置為5V，ID為漏極電流，VD為漏極電壓；曲線209為現(xiàn)有器件曲線，曲線210為本發(fā)明實施例器件曲線，可知本發(fā)明實施例的ID增加了。
[0085]如圖8所示，是本發(fā)明RFLDMOS器件與現(xiàn)有RFLDMOS器件的擊穿電壓測試曲線；曲線211為現(xiàn)有器件曲線，曲線212為本發(fā)明實施例器件曲線，可知本發(fā)明實施例擊穿電壓增加了。
[0086]以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種射頻LDMOS器件，其特征在于，包括: 第一導電類型重摻雜的硅襯底； 第一導電類型摻雜的硅外延層，該硅外延層形成于所述硅襯底表面上； 體區(qū)，由形成于所述硅外延層的選定區(qū)域中的第一導電類型離子注入?yún)^(qū)組成； 漂移區(qū)，由形成于所述硅外延層的選定區(qū)域中的第二導電類型的第一注入?yún)^(qū)和第二注入?yún)^(qū)組成； 多晶硅柵，形成于所述體區(qū)上方，所述多晶硅柵和所述硅外延層間隔離有柵介質(zhì)層，所述多晶硅柵覆蓋部分所述體區(qū)并延伸到所述漂移區(qū)上方，被所述多晶硅柵覆蓋的所述體區(qū)表面用于形成溝道； 第一法拉第屏蔽層，覆蓋在所述多晶硅柵的第二側(cè)的臺階結(jié)構(gòu)上，所述第一法拉第屏蔽層和其底部的所述多晶硅柵或所述硅外延層之間隔離有第一屏蔽介質(zhì)層； 第二法拉第屏蔽層，覆蓋在所述第一法拉第屏蔽層的臺階結(jié)構(gòu)上，所述第二法拉第屏蔽層和其底部的所述第一法拉第屏蔽層或所述硅外延層之間隔離有第二屏蔽介質(zhì)層； 源區(qū)，由形成于所述體區(qū)中的第二導電類型重摻雜區(qū)組成，所述源區(qū)和所述多晶硅柵的第一側(cè)自對準； 漏區(qū)，由形成于所述漂移區(qū)中的第二導電類型重摻雜區(qū)組成，所述漏區(qū)和所述多晶硅柵的第二側(cè)相隔一橫向距離； 深接觸孔，由填充于深槽中的金屬組成，所述深槽穿過所述源區(qū)、所述體區(qū)和所述硅外延層并進入到所述硅襯底中，所述深接觸孔將所述源區(qū)、所述體區(qū)、所述硅外延層和所述硅襯底電連接； 在橫向上，所述第一注入?yún)^(qū)位于所述多晶硅柵的第二側(cè)面到所述第一法拉第屏蔽層的第二側(cè)面之間，所述第一法拉第屏蔽層的第二側(cè)面為靠近所述漏區(qū)一側(cè)的側(cè)面；所述第二注入?yún)^(qū)位于所述第一法拉第屏蔽層的第二側(cè)面到所述漏區(qū)之間并將所述漏區(qū)包圍；所述第二法拉第屏蔽層的第二側(cè)面為靠近所述漏區(qū)一側(cè)的側(cè)面，所述漂移區(qū)的最大電場強度位于所述第二法拉第屏蔽層的第二側(cè)面底部，所述第二法拉第屏蔽層的第二側(cè)面底部的摻雜濃度越大所述漂移區(qū)的最大電場強度越大；所述第一注入?yún)^(qū)的摻雜濃度大于所述第二注入?yún)^(qū)的摻雜濃度，在保證所述第一注入?yún)^(qū)的電場強度小于所述漂移區(qū)的最大電場強度的條件下，所述第一注入?yún)^(qū)的摻雜濃度越大，所述第一注入?yún)^(qū)的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大。
2.如權(quán)利要求1所述射頻LDMOS器件，其特征在于:所述第一注入?yún)^(qū)還延伸到所述第一法拉第屏蔽層的第二側(cè)面和所述第二法拉第屏蔽層的第二側(cè)面之間。
3.如權(quán)利要求1或2所述射頻LDMOS器件，其特征在于:所述射頻LDMOS器件為N型器件，所述第一導電類型為P型，所述第二導電類型為N型。
4.如權(quán)利要求3所述射頻LDMOS器件，其特征在于:所述第一注入?yún)^(qū)的注入雜質(zhì)為磷，注入能量為80KeV至300KeV ;所述第二注入?yún)^(qū)的注入雜質(zhì)為磷，注入能量為80KeV至300KeVo
5.如權(quán)利要求4所述射頻LDMOS器件，其特征在于:所述第一注入?yún)^(qū)的注入劑量為2.5E12cnT2，所述第二注入?yún)^(qū)的注入劑量為1.6E12cm_2。
6.如權(quán)利要求1或2所述射頻LDMOS器件，其特征在于:所述射頻LDMOS器件為P型器件，所述第一導電類型為N型，所述第二導電類型為P型。
7.一種射頻LDMOS器件的制造方法，其特征在于，包括如下步驟: 步驟一、在第一導電類型重摻雜的硅襯底表面上外延生長形成第一導電類型摻雜的硅外延層； 步驟二、采用第二導電類型離子注入工藝在所述硅外延層的選定區(qū)域中分別形成第一注入?yún)^(qū)和第二注入?yún)^(qū)，由所述第一注入?yún)^(qū)和所述第二注入?yún)^(qū)組成漂移區(qū)；在橫向上，所述第一注入?yún)^(qū)位于后續(xù)形成的多晶硅柵的第二側(cè)面到第一法拉第屏蔽層的第二側(cè)面之間，所述第一法拉第屏蔽層的第二側(cè)面為靠近漏區(qū)一側(cè)的側(cè)面；所述第二注入?yún)^(qū)位于所述第一法拉第屏蔽層的第二側(cè)面到所述漏區(qū)之間并將所述漏區(qū)包圍；所述第二法拉第屏蔽層的第二側(cè)面為靠近所述漏區(qū)一側(cè)的側(cè)面，所述漂移區(qū)的最大電場強度位于所述第二法拉第屏蔽層的第二側(cè)面底部，所述第二法拉第屏蔽層的第二側(cè)面底部的摻雜濃度越大所述漂移區(qū)的最大電場強度越大；所述第一注入?yún)^(qū)的摻雜濃度大于所述第二注入?yún)^(qū)的摻雜濃度，在保證所述第一注入?yún)^(qū)的電場強度小于所述漂移區(qū)的最大電場強度的條件下，所述第一注入?yún)^(qū)的摻雜濃度越大，所述第一注入?yún)^(qū)的電場強度越大、射頻LDMOS器件的擊穿電壓越大、飽和電流也越大； 步驟三、在所述硅外延層表面生長柵介質(zhì)層； 步驟四、在所述柵介質(zhì)層表面淀積多晶硅； 步驟五、采用光刻刻蝕工藝對所述多晶硅進行刻蝕形成多晶硅柵，所述多晶硅柵作為所述射頻LDMOS器件的柵極；所述多晶硅柵的第二側(cè)延伸到所述漂移區(qū)上方； 步驟六、在所述硅外延層的選定區(qū)域中的進行第一導電類型離子注入形成體區(qū)，形成所述體區(qū)的選定區(qū)域由光刻工藝定義、且所述體區(qū)的選定區(qū)域和所述多晶硅柵的第一側(cè)自對準，被所述多晶硅柵覆蓋的所述體區(qū)表面用于形成溝道； 步驟七、進行第二導電類型重摻雜離子注入形成源區(qū)和漏區(qū)，所述源區(qū)和所述多晶硅柵的第一側(cè)自對準；所述漏區(qū)和所述多晶硅柵的第二側(cè)相隔一橫向距離并位于所述漂移區(qū)中； 步驟八、依次形成第一屏蔽介質(zhì)層和第一法拉第屏蔽層，所述第一法拉第屏蔽層覆蓋在所述多晶硅柵的第二側(cè)的臺階結(jié)構(gòu)上，所述第一法拉第屏蔽層和其底部的所述多晶硅柵或所述硅外延層之間隔離有所述第一屏蔽介質(zhì)層； 步驟九、依次形成第二屏蔽介質(zhì)層和第二法拉第屏蔽層，所述第二法拉第屏蔽層覆蓋在所述第一法拉第屏蔽層的臺階結(jié)構(gòu)上，所述第二法拉第屏蔽層和其底部的所述第一法拉第屏蔽層或所述硅外延層之間隔離有第二屏蔽介質(zhì)層； 步驟十、進行深槽刻蝕，所述深槽穿過所述源區(qū)、所述體區(qū)和所述硅外延層并進入到所述硅襯底中；在所述深槽中填充金屬形成所述深接觸孔，所述深接觸孔將所述源區(qū)、所述體區(qū)、所述硅外延層和所述硅襯底電連接。
8.如權(quán)利要求7所述射頻LDMOS器件的制造方法，其特征在于:所述第一注入?yún)^(qū)還延伸到所述第一法拉第屏蔽層的第二側(cè)面和所述第二法拉第屏蔽層的第二側(cè)面之間。
9.如權(quán)利要求7或8所述射頻LDMOS器件的制造方法，其特征在于:所述射頻LDMOS器件為N型器件，所述第一導電類型為P型，所述第二導電類型為N型。
10.如權(quán)利要求9所述射頻LDMOS器件的制造方法，其特征在于:所述第一注入?yún)^(qū)的注入雜質(zhì)為磷，注入能量為80KeV至300KeV ;所述第二注入?yún)^(qū)的注入雜質(zhì)為磷，注入能量為80KeV 至 300KeV。
11.如權(quán)利要求10所述射頻LDMOS器件的制造方法，其特征在于:所述第一注入?yún)^(qū)的注入劑量為2.5E12cnT2，所述第二注入?yún)^(qū)的注入劑量為1.6E12cm_2。
12.如權(quán)利要求7所述射頻LDMOS器件的制造方法，其特征在于:所述射頻LDMOS器件為P型器件，所述第一導電類型為N型，所述第二導電類型為P型。
13.如權(quán)利要求7所述射頻LDMOS器件的制造方法，其特征在于:步驟七形成所述源區(qū)和所述漏區(qū)之后，還包括在所述源區(qū)、所述漏區(qū)和所述多晶硅柵表面形成金屬硅化物的步驟。
14.如權(quán)利要求7所述射頻LDMOS器件的制造方法，其特征在于:所述金屬硅化物為鈦硅化物。
【文檔編號】H01L21/336GK104485360SQ201410842286
【公開日】2015年4月1日 申請日期:2014年12月29日 優(yōu)先權(quán)日:2014年12月29日
【發(fā)明者】遇寒, 周正良, 陳曦 申請人:上海華虹宏力半導體制造有限公司