三維半導(dǎo)體存儲(chǔ)器件及其制造方法
【專(zhuān)利摘要】提供一種半導(dǎo)體存儲(chǔ)器件，包括：基板；層疊結(jié)構(gòu)，包括豎直地層疊在基板上的柵電極；豎直溝道部，穿過(guò)柵電極；摻雜區(qū)，提供在層疊結(jié)構(gòu)的側(cè)部的基板中；公共源極插塞，在基板上并電連接到摻雜區(qū)；單元接觸插塞，分別連接到柵電極。公共源極插塞的頂表面處于與所述單元接觸插塞的頂表面不同的水平處。
【專(zhuān)利說(shuō)明】
三維半導(dǎo)體存儲(chǔ)器件及其制造方法
技術(shù)領(lǐng)域
[0001]發(fā)明構(gòu)思一般地涉及半導(dǎo)體器件，更具體地，涉及半導(dǎo)體存儲(chǔ)器件及其制造方法。
【背景技術(shù)】
[0002]半導(dǎo)體器件已經(jīng)被高度集成以提供高性能和降低成本。具體地，半導(dǎo)體存儲(chǔ)器件的集成密度會(huì)直接影響半導(dǎo)體存儲(chǔ)器件的成本。常規(guī)二維(2D)存儲(chǔ)器件的集成密度可以主要通過(guò)單位存儲(chǔ)單元占據(jù)的面積而確定，所以會(huì)極大地受到形成精細(xì)圖案的技術(shù)的影響。然而，由于需要極高價(jià)的裝置來(lái)形成精細(xì)圖案，所以2D存儲(chǔ)器件的集成密度繼續(xù)增加但仍受到限制。
[0003]為了克服這些限制，已經(jīng)開(kāi)發(fā)了包括三維布置的存儲(chǔ)單元的3D半導(dǎo)體存儲(chǔ)器件。

【發(fā)明內(nèi)容】

[0004]本發(fā)明構(gòu)思的一些實(shí)施方式提供一種半導(dǎo)體存儲(chǔ)器件，包括:基板;層疊結(jié)構(gòu)，包括豎直地層疊在基板上的柵電極;豎直溝道部，穿過(guò)柵電極;摻雜區(qū)，提供在層疊結(jié)構(gòu)的側(cè)部的基板中；公共源極插塞，設(shè)置在基板上并電連接到摻雜區(qū)；單元接觸插塞，分別連接到柵電極。公共源極插塞的頂表面可以設(shè)置在與單元接觸插塞的頂表面不同的水平處。
[0005]在其他實(shí)施方式中，單元接觸插塞的頂表面可以處于比公共源極插塞的頂表面高的水平處。
[0006]在其他實(shí)施方式中，半導(dǎo)體存儲(chǔ)器件可以還包括順序地層疊在層疊結(jié)構(gòu)上的第一分離絕緣層和第二分離絕緣層。公共源極插塞可以向上延伸以穿過(guò)第一分離絕緣層，公共源極插塞的頂表面可以設(shè)置在與第一分離絕緣層的頂表面基本上相同的水平處。單元接觸插塞可以向上延伸以穿過(guò)第一和第二分離絕緣層，單元接觸插塞的頂表面可以設(shè)置在與第二分離絕緣層的頂表面基本上相同的水平處。
[0007]在一些實(shí)施方式中，第二分離絕緣層可以延伸到公共源極插塞上以覆蓋公共源極插塞的頂表面。
[0008]在其他實(shí)施方式中，豎直溝道部的頂表面可以低于公共源極插塞的頂表面和單元接觸插塞的頂表面。
[0009]在其他實(shí)施方式中，基板可以包括其中設(shè)置豎直溝道部的單元陣列區(qū)、其中設(shè)置單元接觸插塞的接觸區(qū)、以及外圍電路區(qū)。在這些實(shí)施方式中，半導(dǎo)體存儲(chǔ)器件可以還包括設(shè)置在外圍電路區(qū)的基板上的外圍柵圖案、提供在外圍柵圖案的側(cè)部的基板中的外圍摻雜區(qū)、以及設(shè)置在外圍電路區(qū)的基板上的外圍接觸插塞。外圍接觸插塞可以電連接到外圍柵圖案和外圍摻雜區(qū)。
[0010]在一些實(shí)施方式中，外圍接觸插塞的頂表面可以設(shè)置在與單元接觸插塞的頂表面基本上相同的水平處。
[0011]本發(fā)明構(gòu)思的其他實(shí)施方式提供一種半導(dǎo)體存儲(chǔ)器件，包括:基板，包括單元陣列區(qū)和接觸區(qū)；層疊結(jié)構(gòu)，包括豎直地層疊在基板上的柵電極；穿過(guò)柵電極的豎直溝道部，在單元陣列區(qū)的基板上;摻雜區(qū)，提供在層疊結(jié)構(gòu)的側(cè)部的基板中；公共源極插塞，設(shè)置在基板上并電連接到摻雜區(qū)；以及單元接觸插塞，分別連接到接觸區(qū)的基板上的柵電極。豎直溝道部的頂表面、公共源極插塞的頂表面和每個(gè)單元接觸插塞的頂表面可以設(shè)置在彼此不同的水平處。
[0012]在其他實(shí)施方式中，豎直溝道部的頂表面可以設(shè)置在比公共源極插塞的頂表面低的水平處。
[0013]在一些實(shí)施方式中，豎直溝道部的頂表面可以處于比公共源極插塞的頂表面低的水平處，公共源極插塞的頂表面可以處于比單元接觸插塞的頂表面低的水平處。
[0014]本發(fā)明構(gòu)思的其他實(shí)施方式提供一種三維半導(dǎo)體存儲(chǔ)器件，包括:層疊結(jié)構(gòu)，包括豎直地層疊在基板上的柵電極；穿過(guò)柵電極的豎直溝道部，在基板的單元陣列區(qū)中的基板上;摻雜區(qū)，在層疊結(jié)構(gòu)的側(cè)部的基板中；在基板上的公共源極插塞，公共源極插塞電連接到摻雜區(qū)；單元接觸插塞，分別連接到在基板的接觸區(qū)中的基板上的柵電極;外圍柵圖案，在基板的外圍電路區(qū)中的基板上;外圍慘雜區(qū)，在外圍棚■圖案的側(cè)部的基板中；以及外圍接觸插塞，在外圍電路區(qū)的基板上。豎直溝道部的頂表面、公共源極插塞的頂表面、以及單元接觸插塞和外圍接觸插塞的每個(gè)的頂表面處于彼此不同的水平處。
[0015]在其他實(shí)施方式中，豎直溝道部的頂表面可以處于比公共源極插塞的頂表面低的水平處。
[0016]在一些實(shí)施方式中，豎直溝道部的頂表面可以處于比單元接觸插塞的頂表面低的水平處。
[0017]在其他實(shí)施方式中，豎直溝道部的頂表面可以處于比公共源極插塞的頂表面低的水平處。公共源極插塞的頂表面可以處于比單元接觸插塞的頂表面低的水平處。
[0018]在其他實(shí)施方式中，外圍接觸插塞可以電連接到外圍柵圖案和外圍摻雜區(qū)。外圍接觸插塞的頂表面設(shè)置可以在與單元接觸插塞的頂表面基本上相同的水平處。
【附圖說(shuō)明】
[0019]考慮附圖和伴隨的詳細(xì)說(shuō)明，發(fā)明構(gòu)思將變得更加明顯。
[0020]圖1是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的平面圖。
[0021]圖2是沿圖1的線Ι-Γ和ΙΙ-ΙΓ截取的截面圖，示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件。
[0022]圖3是沿圖1的線Ι-Γ和ΙΙ-ΙΓ截取的截面圖，示出根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件。
[0023]圖4A至4M是沿圖1的線Ι-Γ和ΙΙ-ΙΓ截取的截面圖，示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式制造半導(dǎo)體存儲(chǔ)器件的操作步驟。
[0024]圖5是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施方式的包括半導(dǎo)體存儲(chǔ)器件的電子系統(tǒng)的示例的示意性框圖。
[0025]圖6是示出根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式的包括半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)的示例的示意性框圖。
【具體實(shí)施方式】
[0026]現(xiàn)在將在下文參照附圖更充分地說(shuō)明發(fā)明構(gòu)思，在附圖中示出發(fā)明構(gòu)思的示范實(shí)施方式。發(fā)明構(gòu)思的優(yōu)點(diǎn)和特征以及實(shí)現(xiàn)它們的方法通過(guò)以下示范實(shí)施方式將是明顯的，將參照附圖更具體地描述示范實(shí)施方式。然而，應(yīng)當(dāng)指出，發(fā)明構(gòu)思不局限于以下示范實(shí)施方式，并可以以各種形式實(shí)現(xiàn)。因此，示范實(shí)施方式僅提供用于公開(kāi)發(fā)明構(gòu)思并使本領(lǐng)域技術(shù)人員知道發(fā)明構(gòu)思的類(lèi)別。在附圖中，發(fā)明構(gòu)思的實(shí)施方式不局限于這里提供的具體示例并且為了清楚而被夸大。
[0027]在此使用的術(shù)語(yǔ)僅僅是為了描述特定實(shí)施方式的目的，而非旨在限制發(fā)明。如在此所用的，單數(shù)術(shù)語(yǔ)“一”和“該”旨在也包括復(fù)數(shù)形式，除非上下文清楚地另有指示。如在此所用的，術(shù)語(yǔ)“和/或”包括一個(gè)或多個(gè)相關(guān)所列項(xiàng)目的任何及所有組合。將理解，當(dāng)一元件被稱(chēng)為“連接到”或“聯(lián)接到”另一元件時(shí)，它可以直接連接到或聯(lián)接到另一元件，或者可以存在插入元件。
[0028]類(lèi)似地，將理解，當(dāng)諸如層、區(qū)域、或基板的元件被稱(chēng)為“在”另一元件“上”時(shí)，它可以直接在另一元件上，或者可以存在插入元件。相反，術(shù)語(yǔ)“直接”意味著沒(méi)有插入元件。將進(jìn)一步理解，當(dāng)在此使用時(shí)，術(shù)語(yǔ)“包括”和/或“包含”表示存在所述特征、整體、步驟、操作、元件和/或部件，但是不排除一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、部件和/或其組的存在或添加。
[0029]另外，將以截面圖作為發(fā)明構(gòu)思的理想示范性視圖描述在詳細(xì)說(shuō)明中的實(shí)施方式。因此，示范性視圖的形狀可以根據(jù)制造工藝和/或容許誤差而改變。因此，發(fā)明構(gòu)思的實(shí)施方式不局限于在示范性視圖中示出的具體形狀，但可以包括可以根據(jù)制造工藝產(chǎn)生的其他形狀。在附圖中示例的區(qū)域具有一般的性質(zhì)，并且用于示出元件的具體形狀。因此，這不應(yīng)該理解為限于發(fā)明構(gòu)思的范圍。
[0030]還將理解，雖然術(shù)語(yǔ)第一、第二、第三等等可以在此使用以說(shuō)明各種元件，但這些元件不應(yīng)該被這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)僅用于區(qū)分一個(gè)元件與另一元件。因此，在一些實(shí)施方式中的第一元件在其他實(shí)施方式中可以被稱(chēng)為第二元件而不背離本發(fā)明的教導(dǎo)。這里說(shuō)明和示出的本發(fā)明構(gòu)思的多個(gè)方面的示范實(shí)施方式包括它們的互補(bǔ)配對(duì)物。相同的附圖標(biāo)記或者相同的參考指示符在整個(gè)說(shuō)明書(shū)中表示相同的元件。
[0031]此外，這里參照作為理想化示范性圖示的截面圖和/或平面圖描述了示范實(shí)施方式。因此，例如由制造技術(shù)和/或公差引起的圖示形狀的偏離是可能發(fā)生的。因此，示范實(shí)施方式不應(yīng)該理解為限于在此示出的區(qū)域的形狀，而是包括例如由制造引起的形狀的偏差。例如，示出為矩形的蝕刻區(qū)域通常將具有圓化或者彎曲的特征。因此，在附圖中示出的區(qū)域本質(zhì)上是示意性的，它們的形狀并非要示出器件的區(qū)域的實(shí)際形狀，并非旨在限制示例實(shí)施方式的范圍。
[0032]如本發(fā)明人所理解的，根據(jù)在此說(shuō)明的各種實(shí)施方式的器件和器件的形成方法可以實(shí)施為微電子器件諸如集成電路，其中根據(jù)在此說(shuō)明的各種實(shí)施方式的多個(gè)器件集成在同一微電子器件中。因此，在此示出的截面可以在微電子器件的兩個(gè)不同的方向上重復(fù)，這兩個(gè)不同的方向不必是正交的。因此，基于微電子器件的功能，包含根據(jù)在此說(shuō)明的各種實(shí)施方式的器件的微電子器件的平面圖可以包括呈陣列和/或二維圖案的多個(gè)器件。
[0033]根據(jù)微電子器件的功能，根據(jù)在此說(shuō)明的各種實(shí)施方式的器件可以配置于其他器件當(dāng)中。此外，根據(jù)在此說(shuō)明的各種實(shí)施方式的微電子器件可以在與所述兩個(gè)不同方向正交的第三方向上重復(fù)，以提供三維集成電路。
[0034]因此，在此示出的(諸)截面圖提供對(duì)于根據(jù)在此說(shuō)明的各種實(shí)施方式的多個(gè)器件的支持，該多個(gè)器件在平面圖中沿兩個(gè)不同方向延伸和/或在透視圖中在三個(gè)不同方向延伸。例如，當(dāng)在器件/結(jié)構(gòu)的截面圖中示出單個(gè)有源區(qū)時(shí)，該器件/結(jié)構(gòu)可以包括在其上的多個(gè)有源區(qū)和晶體管結(jié)構(gòu)(或存儲(chǔ)單元結(jié)構(gòu)、柵結(jié)構(gòu)等等，視情況而定)，這將由器件/結(jié)構(gòu)的平面圖來(lái)說(shuō)明。
[0035]圖1是示出根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的平面圖。圖2是沿圖1的線Ι-Γ和ΙΙ-ΙΓ截取的截面圖，示出根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件。
[0036]參照?qǐng)D1和2，層疊結(jié)構(gòu)ST可以在基板10上?；?0可以包括單元陣列區(qū)CR和接觸區(qū)WCTR。層疊結(jié)構(gòu)ST可以在單元陣列區(qū)CR和接觸區(qū)WCTR的基板10上。層疊結(jié)構(gòu)ST可以在一個(gè)方向D3上延伸?；?0例如可以是硅基板、硅鍺基板、鍺基板或者生長(zhǎng)在單晶硅基板上的單晶外延層。
[0037]基板10還可以包括外圍電路區(qū)PR。外圍晶體管可以在外圍電路區(qū)PR的基板10上。外圍晶體管例如可以包括P型金屬氧化物半導(dǎo)體(PMOS)晶體管和N型金屬氧化物半導(dǎo)體(NMOS)晶體管。PMOS晶體管和NMOS晶體管可以分別提供在基板10的由器件隔離層限定的有源區(qū)上。PMOS晶體管和匪OS晶體管可以包括在字線驅(qū)動(dòng)器、感應(yīng)放大器、行解碼器、列解碼器或者控制電路中。
[0038]在一些實(shí)施方式中，每個(gè)外圍晶體管可以包括順序地層疊在外圍電路區(qū)PR的基板10上的外圍柵絕緣圖案21和外圍柵圖案22。外圍柵圖案22可以用作構(gòu)成外圍電路的每個(gè)外圍晶體管的柵電極并可以由摻雜有摻雜劑的多晶硅和金屬材料中的至少一種形成。被用作外圍晶體管的源極區(qū)和漏極區(qū)的外圍摻雜區(qū)23可以提供在外圍柵圖案22的兩側(cè)的有源區(qū)中。
[0039]外圍絕緣圖案30可以提供在基板10上以覆蓋外圍晶體管。外圍絕緣圖案30可以由硅氧化物層形成，外圍電路區(qū)PR的外圍電路可以覆蓋有外圍絕緣圖案30。
[0040]設(shè)置在單元陣列區(qū)CR和接觸區(qū)WCTR的基板10上的層疊結(jié)構(gòu)ST可以包括絕緣圖案Illa至117a和柵電極140。絕緣圖案Illa至117a和柵電極140可以在垂直于基板10的頂表面的第二方向D2上交替地和重復(fù)地層疊。柵絕緣圖案Ila可以設(shè)置在基板10和層疊結(jié)構(gòu)ST之間。柵絕緣圖案11 a可以包括例如硅氧化物層。
[0041 ] 柵電極140可以在第二方向D2上層疊并且可以在一個(gè)方向D3上延伸。柵電極140在一個(gè)方向D3上的長(zhǎng)度可以彼此不同。例如，柵電極140的長(zhǎng)度可以隨著與基板的距離增加而順序地減小。換言之，設(shè)置在接觸區(qū)WCTR的基板10上的層疊柵電極140可以具有臺(tái)階結(jié)構(gòu)。因此，柵電極140的端部可以暴露在接觸區(qū)WCTR的基板10上。
[0042]柵電極140可以包括接地選擇柵電極141、單元柵電極142至146以及串選擇柵電極147。接地選擇柵電極141可以相應(yīng)于柵電極140中最下面的一個(gè)，串選擇柵電極147可以相應(yīng)于柵電極140中最上面的一個(gè)。單元柵電極142至146可以設(shè)置在接地選擇柵電極141和串選擇柵電極147之間。柵電極140可以包括例如以下至少一個(gè):摻雜硅，諸如鎢、銅或者鋁的金屬，諸如鈦氮化物或者鉭氮化物的導(dǎo)電金屬氮化物，以及諸如鈦或者鉭的過(guò)渡金屬。
[0043]每個(gè)絕緣圖案Illa至117a可以設(shè)置在豎直地彼此相鄰的柵電極140之間。絕緣圖案Illa至117a可以在第二方向D2上層疊并可以在一個(gè)方向D3上延伸。絕緣圖案Illa至117a在一個(gè)方向D3上的長(zhǎng)度可以彼此不同。例如，絕緣圖案Illa至117a的長(zhǎng)度可以隨著與基板10的距離增加而順序地減小。每個(gè)絕緣圖案Illa至117a可以具有與直接設(shè)置在每個(gè)絕緣圖案11 Ia至117a之下的柵電極140相同的長(zhǎng)度。例如，在一個(gè)方向D3上，最下面的絕緣圖案Illa可以具有與最下面的柵電極141相同的長(zhǎng)度。因此，絕緣圖案Illa至117a可以分別覆蓋接觸區(qū)WCTR的基板10上的柵電極140的暴露的端部。
[0044]層間絕緣圖案125a可以設(shè)置在接觸區(qū)WCTR和外圍電路區(qū)PR的基板1上。層間絕緣圖案125a可以覆蓋設(shè)置在接觸區(qū)WCTR的基板10上的絕緣圖案Illa至116a的端部。此外，層間絕緣圖案125a可以覆蓋外圍電路區(qū)PR的外圍絕緣圖案30的頂表面。層間絕緣圖案125a的頂表面可以設(shè)置在與最上面的絕緣圖案117a的頂表面基本上相同的水平處。層間絕緣圖案125a可以包括例如硅氧化物。
[0045]豎直溝道部VC可以穿過(guò)設(shè)置在單元陣列區(qū)CR的基板10上的層疊結(jié)構(gòu)ST從而電連接到基板10。多個(gè)豎直溝道部VC可以穿過(guò)層疊結(jié)構(gòu)ST并可以沿著一個(gè)方向D3布置為鋸齒形式。豎直溝道部VC可以共形地覆蓋穿過(guò)層疊結(jié)構(gòu)ST的溝道孔120的側(cè)壁和底表面。豎直溝道部VC可以由單層或者多層形成。豎直溝道部VC可以包括例如多晶硅層、有機(jī)半導(dǎo)體層和碳納米結(jié)構(gòu)中的至少一個(gè)。
[0046]半導(dǎo)體柱SP可以設(shè)置在基板10和豎直溝道部VC之間。通過(guò)利用經(jīng)由溝道孔120暴露的基板10作為籽晶進(jìn)行選擇性外延生長(zhǎng)(SEG)工藝，半導(dǎo)體柱SP可以從基板10生長(zhǎng)。例如，半導(dǎo)體柱SP可以由本征半導(dǎo)體或者摻雜有P型摻雜劑的半導(dǎo)體形成。
[0047]豎直絕緣層VI可以提供在豎直溝道部VC和層疊結(jié)構(gòu)ST之間。豎直絕緣層VI可以共形地覆蓋溝道孔120的底表面的一部分和側(cè)壁。豎直絕緣層VI可以由單層或者多層形成。例如，豎直絕緣層VI可以包括被用作電荷俘獲型非易失性存儲(chǔ)器晶體管的存儲(chǔ)元件的至少一個(gè)薄層諸如隧道絕緣層、俘獲絕緣層和阻擋絕緣層。例如，豎直絕緣層VI可以包括硅氧化物層、硅氮化物層和硅氮氧化物層中的至少一個(gè)。水平絕緣層PI可以設(shè)置在豎直絕緣層VI與每個(gè)柵電極140之間。具體地，設(shè)置在柵電極140的側(cè)壁上的水平絕緣層PI可以延伸到柵電極140的頂表面和底表面上。水平絕緣層PI可以相應(yīng)于電荷俘獲型非易失性存儲(chǔ)器晶體管的阻擋絕緣層。在這些實(shí)施方式中，水平絕緣層PI可以是硅氧化物層。替代地，水平絕緣層PI可以還包括俘獲絕緣層、或者俘獲絕緣層和隧道絕緣層。豎直絕緣層VI和水平絕緣層PI可以構(gòu)成數(shù)據(jù)存儲(chǔ)層。
[0048]絕緣柱121可以提供在溝道孔120中。絕緣柱121可以包括絕緣材料例如硅氧化物或者硅氮化物。絕緣柱121可以被豎直溝道部VC圍繞。豎直溝道部VC可以還包括導(dǎo)電墊D。導(dǎo)電墊D可以對(duì)應(yīng)于豎直溝道部VC的頂端部。豎直絕緣層VI和絕緣柱121的頂端可以與導(dǎo)電墊D的底表面接觸。導(dǎo)電墊D可以包括導(dǎo)電材料或者摻雜有導(dǎo)電類(lèi)型不同于豎直溝道部VC的導(dǎo)電類(lèi)型的摻雜劑的半導(dǎo)體材料。包括導(dǎo)電墊D的豎直溝道部VC的頂表面可以設(shè)置在與最上面的絕緣圖案117a的頂表面基本上相同的水平處。在這些實(shí)施方式中，豎直溝道部VC的頂表面可以是導(dǎo)電墊D的頂表面。
[0049]摻雜區(qū)20可以提供在單元陣列區(qū)CR和接觸區(qū)WCTR的基板10中。摻雜區(qū)20可以沿著一個(gè)方向D3在基板10中延伸。摻雜區(qū)20可以是公共源線。在這些實(shí)施方式中，摻雜區(qū)20的導(dǎo)電類(lèi)型可以不同于基板10的導(dǎo)電類(lèi)型。
[0050]第一分離絕緣層131可以設(shè)置在基板10的整個(gè)頂表面上。具體地，第一分離絕緣層131可以覆蓋單元陣列區(qū)CR的最上面的絕緣圖案117a的頂表面并可以覆蓋接觸區(qū)WCTR和外圍電路區(qū)PR的層間絕緣圖案125a。第一分離絕緣層131可以覆蓋豎直溝道部VC并可以接觸導(dǎo)電墊D的頂表面。例如，第一分離絕緣層131可以包括絕緣材料例如硅氧化物層。
[0051 ]多個(gè)層疊結(jié)構(gòu)ST可以提供在單元陣列區(qū)CR和接觸區(qū)WCTR的基板10上。間隔物149、阻擋圖案151a和公共源極插塞153a可以設(shè)置在公共源極溝槽133中，公共源極溝槽133暴露彼此相鄰的層疊結(jié)構(gòu)ST之間的摻雜區(qū)20。公共源極溝槽133可以向上延伸以穿過(guò)單元陣列區(qū)CR和接觸區(qū)WCTR的第一分離絕緣層131。公共源極溝槽133可以具有在一個(gè)方向D3上延伸的線形。公共源極溝槽133可以在基板10上提供為多個(gè)。公共源極溝槽133和層疊結(jié)構(gòu)ST可以沿著垂直于一個(gè)方向D3的第一方向Dl交替地布置。
[0052 ]間隔物149可以設(shè)置在公共源極溝槽133的每個(gè)側(cè)壁上。例如，間隔物149可以包括硅氧化物層。阻擋圖案151a可以共形地覆蓋公共源極溝槽133的底表面和設(shè)置在公共源極溝槽133的兩個(gè)側(cè)壁上的間隔物149的側(cè)壁。換言之，阻擋圖案151a可以具有U形截面。例如，阻擋圖案151 a可以包括金屬氮化物諸如鈦氮化物或者鉭氮化物。
[0053]公共源極插塞153a可以完全地填充阻擋圖案151a上的公共源極溝槽133。換言之，公共源極插塞153a可以設(shè)置在彼此相鄰的層疊結(jié)構(gòu)ST之間并可以向上延伸以穿過(guò)第一分離絕緣層131。此外，公共源極插塞153a可以具有在一個(gè)方向D3上延伸的線形。分別設(shè)置在公共源極溝槽133中的公共源極插塞153a可以沿著第一方向Dl布置。雖然在附圖中未示出，但是公共源極插塞153a可以電連接到穿過(guò)層疊結(jié)構(gòu)ST的虛設(shè)豎直溝道部。例如，公共源極插塞153a可以包括例如鎢、銅、或者鋁的金屬或者例如鈦或者鉭的過(guò)渡金屬。
[0054]公共源極插塞153a的頂表面可以設(shè)置在與第一分離絕緣層131的頂表面基本上相同的水平處。換言之，第一分離絕緣層133可以相應(yīng)于公共源極插塞153a穿過(guò)的層中最上面的一個(gè)。公共源極插塞153a的頂表面可以設(shè)置在比豎直溝道部VC的頂表面高的水平處。
[0055]第二分離絕緣層155可以提供在第一分離絕緣層131的整個(gè)頂表面上。第二分離絕緣層155可以覆蓋公共源極插塞153a、阻擋圖案151a和間隔物149的頂表面。例如，第二分離絕緣層155可以包括絕緣材料諸如硅氧化物層、硅氮化物層和/或硅氮氧化物層。
[0056]單元接觸插塞CGCP可以穿過(guò)接觸區(qū)WCTR的第二分離絕緣層155、第一分離絕緣層131和層間絕緣圖案125a從而分別與柵電極140的端部接觸。外圍接觸插塞PGCP可以穿過(guò)外圍電路區(qū)PR的第二分離絕緣層155、第一分離絕緣層131和層間絕緣圖案125a從而分別與外圍柵圖案22和外圍摻雜區(qū)23接觸。單元接觸插塞CGCP和外圍接觸插塞PGCP可以包括導(dǎo)電材料例如鎢(W)、銅(Cu)或者鋁(Al)。
[0057]單元接觸插塞CGCP的頂表面和外圍接觸插塞PGCP的頂表面可以設(shè)置在與第二分離絕緣層155的頂表面基本上相同的水平處。此外，單元接觸插塞CGCP的頂表面和外圍接觸插塞PGCP的頂表面可以設(shè)置在比公共源極插塞153a的頂表面高的水平處。換言之，豎直溝道部VC的頂表面可以低于公共源極插塞153a的頂表面，公共源極插塞153a的頂表面可以低于單元接觸插塞CGCP和外圍接觸插塞PGCP的頂表面。
[0058]接觸墊159可以設(shè)置在第二分離絕緣層155上從而分別與單元接觸插塞CGCP和外圍接觸插塞PGCP接觸。覆蓋接觸墊159的另外的分離絕緣層160可以設(shè)置在第二分離絕緣層155的整個(gè)頂表面上。位線接觸插塞BLCP可以穿過(guò)單元陣列區(qū)CR的第一分離絕緣層131、第二分離絕緣層155和另外的分離絕緣層160從而與導(dǎo)電墊D接觸。位線BL可以設(shè)置在另外的分離絕緣層160上從而連接到位線接觸插塞BLCP。多個(gè)位線BL可以在第一方向Dl上延伸以交叉層疊結(jié)構(gòu)ST并且可以在一個(gè)方向D3上布置。
[0059]第一接觸MCl可以穿過(guò)接觸區(qū)WCTR的另外的分離絕緣層160，第二接觸MC2可以穿過(guò)外圍電路區(qū)PR的另外的分離絕緣層160。全局字線GWL可以設(shè)置在另外的分離絕緣層160上從而連接到第一接觸MCl和第二接觸MC2。
[0060]圖3是沿圖1的線Ι-Γ和ΙΙ-ΙΓ截取的截面圖，示出根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件。參照?qǐng)D2和圖3，豎直溝道部VC的頂表面可以低于公共源極插塞153a的頂表面，公共源極插塞153a穿過(guò)單元陣列區(qū)CR的第一分離絕緣層131并且在層疊結(jié)構(gòu)ST之間向下延伸從而連接到相應(yīng)于公共源線的摻雜區(qū)20。單元接觸插塞CGCP可以穿過(guò)接觸區(qū)WCTR的第二分離絕緣層155和第一分離絕緣層131以及接觸區(qū)WCTR的層間絕緣圖案125a從而連接到柵電極140。單元接觸插塞CGCP的頂表面可以高于公共源極插塞153a的頂表面。夕卜圍接觸插塞PGCP可以穿過(guò)外圍電路區(qū)PR的另外的分離絕緣層160、第二分離絕緣層155、第一分離絕緣層131以及層間絕緣圖案125a從而分別連接到外圍柵圖案22和外圍摻雜區(qū)23。外圍接觸插塞PGCP的頂表面可以高于單元接觸插塞CGCP的頂表面。換言之，豎直溝道部VC的上部分可以設(shè)置在比公共源極插塞153a的上部分低的水平處，公共源極插塞153a的上部分可以設(shè)置在比單元接觸插塞CGCP的上部分和外圍接觸插塞PGCP的上部分低的水平處。此夕卜，單元接觸插塞CGCP的上部分可以設(shè)置在比外圍接觸插塞PGCP的上部分低的水平處。
[0061]圖4A至4M是沿圖1的線Ι-Γ和ΙΙ-ΙΓ截取的截面圖，示出根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式制造半導(dǎo)體存儲(chǔ)器件的操作步驟。首先參照?qǐng)D4A，基板10可以包括單元陣列區(qū)CR、接觸區(qū)WCTR和外圍電路區(qū)PR。器件隔離層可以形成在基板10中以限定有源區(qū)。用于寫(xiě)入和感測(cè)存儲(chǔ)單元的外圍電路可以形成在外圍電路區(qū)PR的基板10上。
[0062]例如，外圍電路可以包括字線驅(qū)動(dòng)器、感應(yīng)放大器、行解碼器、列解碼器和控制電路。在一些實(shí)施方式中，包括在外圍電路中的外圍晶體管可以形成在外圍電路區(qū)PR的基板1上，如圖4A所不?；?0例如可以是娃基板、娃錯(cuò)基板、錯(cuò)基板或者生長(zhǎng)在單晶娃基板上的單晶外延層。
[0063]在一些實(shí)施方式中，外圍晶體管可以通過(guò)以下工藝形成。外圍柵絕緣層和外圍柵極層可以順序地形成在基板10的整個(gè)頂表面上。外圍柵絕緣層可以用作外圍晶體管的柵絕緣層并可以通過(guò)熱氧化工藝由硅氧化物層形成。外圍柵極層和外圍柵絕緣層可以接連地被圖案化以形成順序地層疊在基板10上的外圍柵絕緣圖案21和外圍柵圖案22。外圍柵圖案22可以用作包括在外圍電路中的外圍晶體管的柵電極。外圍柵圖案22可以由摻雜有摻雜劑的多晶硅和金屬材料中的至少一個(gè)形成。外圍摻雜區(qū)23可以形成在外圍柵圖案22的兩側(cè)的有源區(qū)中。外圍摻雜區(qū)23可以用作外圍晶體管的源極區(qū)和漏極區(qū)。同時(shí)，下柵絕緣層11可以不在形成外圍柵圖案22時(shí)被圖案化。下柵絕緣層11可以覆蓋單元陣列區(qū)CR的基板10的頂表面。
[0064]隨后，外圍絕緣圖案30可以形成在具有外圍晶體管的基板10上。外圍絕緣圖案30可以由硅氧化物層形成。外圍電路區(qū)PR的外圍電路可以被埋入在外圍絕緣圖案30中。
[0065]絕緣層可以在形成外圍電路之后沉積在基板10的整個(gè)頂表面上，然后，單元陣列區(qū)CR和接觸區(qū)WCTR的絕緣層可以被去除以形成外圍絕緣圖案30。換言之，外圍絕緣圖案30可以局部地形成在外圍電路區(qū)PR的基板10上，但是可以不形成在單元陣列區(qū)CR和接觸區(qū)WCTR的基板10上。
[0066]此外，外圍蝕刻停止層32可以形成在外圍絕緣圖案30上，如圖4A所示。外圍蝕刻停止層32可以由相對(duì)于外圍絕緣圖案30具有蝕刻選擇性的材料諸如硅氮化物形成。
[0067]層疊結(jié)構(gòu)ST可以形成在具有外圍絕緣圖案30的基板10的整個(gè)頂表面上。換言之，層疊結(jié)構(gòu)ST可以形成在單元陣列區(qū)CR、接觸區(qū)WCTR和外圍電路區(qū)PR的基板10上。層疊結(jié)構(gòu)ST可以包括犧牲層SC和絕緣層111至117。犧牲層SC和絕緣層111至117可以交替地和重復(fù)地層疊在基板10上。犧牲層SC可以包括相對(duì)于絕緣層111至116具有蝕刻選擇性的材料。例如，犧牲層SC可以由例如硅氮化物層形成，絕緣層111至117可以由例如硅氧化物層形成。
[0068]現(xiàn)在參照?qǐng)D4B，單元陣列區(qū)CR的層疊結(jié)構(gòu)ST可以被圖案化以形成溝道孔120。具體地，掩模圖案(未示出)可以被形成為覆蓋接觸區(qū)WTCR和外圍電路區(qū)PR的層疊結(jié)構(gòu)ST的整個(gè)部分以及單元陣列區(qū)CR的層疊結(jié)構(gòu)的一部分，然后，絕緣層111至117以及犧牲層SC可以利用掩模圖案作為蝕刻掩模被蝕刻以形成溝道孔120?？梢赃M(jìn)行用于形成溝道孔120的蝕刻工藝直到暴露基板10的頂表面。雖然在附圖中未示出，但是在溝道孔120下方的基板10的頂表面可以通過(guò)過(guò)蝕刻而凹陷。
[0069]參照?qǐng)D4C，半導(dǎo)體柱SP可以形成在通過(guò)每個(gè)溝道孔120暴露的基板10上。具體地，通過(guò)利用由溝道孔120暴露的基板10作為籽晶進(jìn)行SEG工藝，半導(dǎo)體柱SP可以從基板10生長(zhǎng)。例如，半導(dǎo)體柱SP可以由本征半導(dǎo)體或者摻雜有P型摻雜劑的半導(dǎo)體形成。
[0070]豎直絕緣層VI可以形成為共形地覆蓋每個(gè)溝道孔120的側(cè)壁和半導(dǎo)體柱SP的頂表面的一部分。例如，豎直絕緣層VI可以利用化學(xué)氣相沉積(CVD)工藝和/或原子層沉積(ALD)工藝形成。豎直絕緣層VI可以由單層或者多層形成。例如，豎直絕緣層VI可以包括被用作電荷俘獲型非易失性存儲(chǔ)器晶體管的存儲(chǔ)元件的至少一個(gè)薄層例如隧道絕緣層、俘獲絕緣層和阻擋絕緣層。例如，豎直絕緣層VI可以包括硅氧化物層、硅氮化物層和硅氮氧化物層中的至少一個(gè)。
[0071]豎直溝道部VC可以形成為共形地覆蓋每個(gè)溝道孔120中的豎直絕緣層VI的側(cè)壁以及半導(dǎo)體柱SP的頂表面。例如，豎直溝道部VC可以利用CVD工藝和/或ALD工藝形成。豎直溝道部VC可以包括多晶硅層、有機(jī)半導(dǎo)體層和碳納米結(jié)構(gòu)中的至少一個(gè)。
[0072]在形成豎直溝道部VC之后，可以在包括氫或者重氫的氣氛中在豎直溝道部VC上進(jìn)行氫氣退火工藝。存在于豎直溝道部VC中的晶體缺陷可以通過(guò)氫氣退火工藝而被消除。
[0073]絕緣柱121可以形成為填充具有豎直溝道部VC的溝道孔120。例如，絕緣柱121可以利用旋涂玻璃(SOG)工藝形成。絕緣柱121可以包括絕緣材料例如硅氧化物或者硅氮化物。
[0074]導(dǎo)電墊D可以形成在豎直溝道部VC的頂端部中。豎直絕緣層VI和絕緣柱121可以設(shè)置在導(dǎo)電墊D下方。在一些實(shí)施方式中，豎直絕緣層V1、豎直溝道部VC和絕緣柱121可以凹陷，然后，凹陷區(qū)可以被導(dǎo)電材料填充，由此形成導(dǎo)電墊D。在一些實(shí)施方式中，導(dǎo)電墊D可以通過(guò)用導(dǎo)電類(lèi)型不同于豎直溝道部VC的摻雜劑摻雜豎直絕緣層V1、豎直溝道部VC和絕緣柱121的頂端部而形成。
[0075]現(xiàn)在參照?qǐng)D4D，掩模圖案123可以形成在基板10的單元陣列區(qū)CR的層疊結(jié)構(gòu)ST上。通過(guò)掩模圖案123暴露的犧牲層SC和絕緣層111至117可以被蝕刻，因此，接觸區(qū)WCTR的層疊結(jié)構(gòu)ST可以被形成為臺(tái)階結(jié)構(gòu)。
[0076]減小掩模圖案123的平面面積的工藝和減小絕緣層111至117和犧牲層SC的蝕刻量的工藝可以被重復(fù)進(jìn)行以形成層疊結(jié)構(gòu)20的臺(tái)階結(jié)構(gòu)。
[0077]具體地，初始掩模圖案123可以形成在接觸區(qū)WCTR的一部分和單元陣列區(qū)CR的基板10上以暴露外圍電路區(qū)PR的最上面的絕緣層117的整個(gè)部分和接觸區(qū)WCTR的最上面的絕緣層117的一部分。第一蝕刻工藝可以利用初始掩模圖案123作為蝕刻掩模在層疊結(jié)構(gòu)ST上進(jìn)行，由此去除外圍電路區(qū)PR的絕緣層111至117和犧牲層SC的整個(gè)部分以及接觸區(qū)WCTR的由掩模圖案123暴露的部分的絕緣層111至117和犧牲層SC的整個(gè)部分。因此，外圍電路區(qū)PR的外圍絕緣圖案30可以被暴露，接觸區(qū)WCTR的基板1的一部分的頂表面可以被暴露。
[0078]掩模圖案123的平面面積可以被減小，第二蝕刻工藝可以在由具有減小的面積的掩模圖案123暴露的接觸區(qū)WCTR的絕緣層111至117和犧牲層SC上進(jìn)行。此時(shí)，通過(guò)第二蝕刻工藝蝕刻的絕緣層111至117和犧牲層SC的量可以小于通過(guò)第一蝕刻工藝蝕刻的絕緣層111至117和犧牲層SC的量。例如，層疊在最下面的絕緣層111上的絕緣層112至117以及犧牲層SC可以通過(guò)第二蝕刻工藝被蝕刻以暴露最下面的絕緣層111。換言之，緊接在第二蝕刻工藝之后，最下面的絕緣層111和最下面的犧牲層SC可以保留。
[0079]在減小掩模圖案123的平面面積的工藝和減小絕緣層111至117和犧牲層SC的蝕刻量的工藝被重復(fù)地進(jìn)行之后，最后的掩模圖案123可以?xún)H保留在單元陣列區(qū)CR的層疊結(jié)構(gòu)ST上。此外，犧牲層SC的端部和分別覆蓋犧牲層SC的絕緣層111至117的端部可以設(shè)置在彼此水平地不同的位置處。換言之，犧牲層SC和絕緣層111至117的平面面積可以隨著與基板1的距離增加而順序地減小。
[0080]掩模圖案123可以在形成臺(tái)階結(jié)構(gòu)之后被去除。同時(shí)，高度差會(huì)發(fā)生在單元陣列區(qū)CR和接觸區(qū)WCTR的層疊結(jié)構(gòu)與外圍電路區(qū)PR的結(jié)構(gòu)之間。例如，單元陣列區(qū)CR的層疊結(jié)構(gòu)ST的最上面的絕緣層117的頂表面可以設(shè)置在與外圍電路區(qū)PR的外圍絕緣圖案30的頂表面不同的水平處。
[0081]參照?qǐng)D4E，層間絕緣層125可以形成在基板10的整個(gè)頂表面上。層間絕緣層125可以形成在單元陣列區(qū)CR和接觸區(qū)WCTR的層疊結(jié)構(gòu)ST以及外圍電路區(qū)PR的結(jié)構(gòu)上。層間絕緣層125的頂表面可以由于基板10的結(jié)構(gòu)之間的高度差而具有高度差。例如，單元陣列區(qū)CR的層間絕緣層125的頂表面可以高于接觸區(qū)WCTR和外圍電路區(qū)PR的層間絕緣層125的頂表面，外圍電路區(qū)PR的層間絕緣層125的頂表面可以設(shè)置在最下面的水平處。接觸區(qū)WCTR的層間絕緣層125的頂表面可以具有從單元陣列區(qū)CR到外圍電路區(qū)PR變得逐漸地降低的傾斜面。
[0082]層間絕緣層125例如可以利用物理氣相沉積(PVD)工藝、CVD工藝、次大氣壓化學(xué)氣相沉積(SACVD)工藝、低壓化學(xué)氣相沉積(PECVD)工藝、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)工藝或者高密度等離子體化學(xué)氣相沉積(HDP-CVD)工藝形成。
[0083]層間絕緣層125可以在去除犧牲層SC的后續(xù)工藝中由相對(duì)于犧牲層SC具有蝕刻選擇性的材料形成。例如，層間絕緣層125可以由HDP氧化物層、正硅酸乙酯(TEOS)、等離子體增強(qiáng)正硅酸乙酯(PE-TEOS)、03_正硅酸乙酯(O3-TEOS)、未摻雜硅酸鹽玻璃(USG)、磷硅酸鹽玻璃(PSG)、硼硅酸鹽玻璃(BSG)、硼磷硅酸鹽玻璃(BPSG)、氟化物硅酸鹽玻璃(FSG)、旋涂玻璃(SOG)和Tonen silazene(TOSZ)中的至少一個(gè)形成。在其他示例中，層間絕緣層125可以包括硅氮化物、硅氮氧化物或者具有低介電常數(shù)的低k介電材料。
[0084]拋光停止層127可以形成在層間絕緣層125上。拋光停止層127可以是減小凹入現(xiàn)象在層間絕緣層125的化學(xué)機(jī)械拋光(CMP)工藝期間發(fā)生在接觸區(qū)WCTR和外圍電路區(qū)PR中的可能性或盡可能地防止其發(fā)生的犧牲層。
[0085]例如，拋光停止層127可以利用沉積工藝諸如CVD工藝、PVD工藝或者ALD工藝形成。拋光停止層127可以由去除率低于層間絕緣層125的去除率的材料形成。例如，拋光停止層127可以由硅氮化物(SiN)、硅氮氧化物(S1N)、硅碳化物(SiC)、硅氧碳化物(S1C)、導(dǎo)電層、S i LK、黑金剛石、CORAL、BN和抗反射涂層(ARC)構(gòu)成的組中選出的至少一個(gè)形成。
[0086]現(xiàn)在參照?qǐng)D4F，單元陣列區(qū)CR的層間絕緣層125的一部分可以被去除以減小單元陣列區(qū)CR的層間絕緣層125和接觸區(qū)WCTR的層間絕緣層125之間的高度差。具體地，光致抗蝕劑圖案(未示出)可以形成為暴露單元陣列區(qū)CR的拋光停止層127，然后，拋光停止層127和層間絕緣層125可以利用光致抗蝕劑圖案作為蝕刻掩模被蝕刻。因此，接觸區(qū)WCTR的層間絕緣層125的上部分可以從單元陣列區(qū)CR和外圍電路區(qū)PR的層間絕緣層125突出。
[0087]現(xiàn)在參照?qǐng)D4G，可以在層間絕緣層125上進(jìn)行平坦化工藝以形成層間絕緣圖案125a。可以進(jìn)行平坦化工藝直到單元陣列區(qū)CR的導(dǎo)電墊D的頂表面被暴露。層間絕緣圖案125a可以形成在接觸區(qū)WCTR和外圍電路區(qū)PR的基板10上。
[0088]在平坦化工藝期間，接觸區(qū)WCTR的拋光停止層127可以被去除以暴露層間絕緣圖案125a的頂表面但是可以保持外圍電路區(qū)PR的拋光停止層127。另一方面，因?yàn)榻佑|區(qū)WCTR的拋光停止層127在層間絕緣層125之前被去除，所以接觸區(qū)WCTR的層間絕緣圖案125a的一部分的頂表面可以低于最上面的絕緣圖案117a的頂表面。
[0089]在平坦化工藝之后，外圍電路區(qū)PR的拋光停止層127可以被選擇性地去除。
[0090]現(xiàn)在參照?qǐng)D4H，暴露單元陣列區(qū)CR的部分層疊結(jié)構(gòu)ST的第一分離絕緣層131可以形成在基板10上，暴露的層疊結(jié)構(gòu)ST可以利用第一分離絕緣層131作為蝕刻掩模被蝕刻以形成公共源極溝槽133。如圖1所示，當(dāng)從平面圖觀看時(shí)，公共源極溝槽133可以具有在一個(gè)方向D3上延伸的線形。公共源極溝槽133被形成，所以柵絕緣圖案11a、犧牲圖案SCa和絕緣圖案llla至117a可以形成在基板10上。用于形成公共源極溝槽133的蝕刻工藝可以是各向異性刻蝕工藝。
[0091]犧牲圖案SCa的側(cè)壁可以在公共源極溝槽133的側(cè)壁處被暴露。形成公共源極溝槽133的工藝可以是暴露犧牲圖案SCa的工藝，用于進(jìn)行選擇性地僅去除犧牲圖案SCa的選擇蝕刻工藝。第一分離絕緣層131可以由相對(duì)于犧牲圖案SCa具有蝕刻選擇性的材料形成。例如，第一分離絕緣層131可以包括硅氧化物層。
[0092]現(xiàn)在參照?qǐng)D41，通過(guò)公共源極溝槽133暴露的犧牲圖案SCa可以被選擇性地去除以形成凹陷區(qū)RR。具體地，凹陷區(qū)RR可以設(shè)置在豎直地層疊的絕緣圖案Illa至117a之間。因?yàn)闋奚鼒D案SCa包括相對(duì)于絕緣圖案111 a至117a具有蝕刻選擇性的材料，所以絕緣圖案11 Ia至117a可以不在去除犧牲圖案SCa時(shí)被去除。選擇蝕刻工藝可以包括濕蝕刻工藝和/或干蝕刻工藝。例如，如果犧牲圖案SCa由硅氮化物形成并且絕緣圖案11 Ia至117a由硅氧化物形成，則選擇蝕刻工藝可以利用包括磷酸的蝕刻溶液進(jìn)行。
[0093]凹陷區(qū)RR可以暴露絕緣圖案Illa至117a的頂表面和底表面、豎直絕緣層VI的部分外側(cè)壁、以及半導(dǎo)體柱SP的側(cè)壁的一部分。凹陷區(qū)RR可以是從公共源極溝槽133水平地延伸到絕緣圖案Illa至117a之間的間隙區(qū)域。
[0094]現(xiàn)在參照?qǐng)D4J，水平絕緣層PI可以形成為覆蓋凹陷區(qū)RR的內(nèi)表面。具體地，水平絕緣層PI可以共形地覆蓋絕緣圖案Illa至117a的頂表面和底表面、豎直絕緣層VI的部分外側(cè)壁、以及半導(dǎo)體柱SP的通過(guò)凹陷區(qū)RR暴露的部分側(cè)壁。
[0095]類(lèi)似于豎直絕緣層VI，水平絕緣層PI可以由單層或者多層形成。水平絕緣層PI可以相應(yīng)于電荷俘獲型非易失性存儲(chǔ)器晶體管的阻擋絕緣層。在這些實(shí)施方式中，水平絕緣層PI可以是硅氧化物層。替代地，水平絕緣層PI可以還包括俘獲絕緣層、或者俘獲絕緣層和隧道絕緣層。水平絕緣層PI可以利用具有優(yōu)異的臺(tái)階覆蓋特性的沉積工藝形成。例如，水平絕緣層PI可以利用CVD工藝或者ALD工藝形成。
[0096]柵電極140可以通過(guò)用導(dǎo)電材料填充凹陷區(qū)RR而形成。形成柵電極140可以包括形成填充凹陷區(qū)RR的導(dǎo)電層以及去除形成在公共源極溝槽133中的導(dǎo)電層以在凹陷區(qū)RR中受限制地留下部分導(dǎo)電層。在一些實(shí)施方式中，導(dǎo)電層可以形成為填充公共源極溝槽133。在這些實(shí)施方式中，公共源極溝槽133中的導(dǎo)電層可以被各向異性地蝕刻。
[0097]雖然在附圖中未示出，但是當(dāng)柵電極140形成在凹陷區(qū)RR中時(shí)，柵電極140可以被過(guò)蝕刻。因此，通過(guò)公共源極溝槽133暴露的柵電極140的側(cè)壁可以從通過(guò)公共源極溝槽133暴露的絕緣圖案Illa至1117a的側(cè)壁橫向凹陷。換言之，柵電極140的側(cè)壁可以形成在凹陷區(qū)RR中。柵電極140可以包括導(dǎo)電材料。例如，柵電極140可以包括例如以下至少一個(gè):摻雜硅，諸如鎢、銅或者鋁的金屬，諸如鈦氮化物或者鉭氮化物的導(dǎo)電金屬氮化物，和諸如鈦或者鉭的過(guò)渡金屬。
[0098]現(xiàn)在參照?qǐng)D4K，摻雜區(qū)20可以形成在通過(guò)公共源極溝槽133暴露的基板1中。摻雜區(qū)20可以利用離子注入工藝形成并且可以通過(guò)公共源極溝槽133形成在基板10中。摻雜區(qū)
20的導(dǎo)電類(lèi)型可以不同于基板10的導(dǎo)電類(lèi)型。
[0099]間隔物149可以形成在公共源極溝槽133的側(cè)壁上。間隔物149可以將柵電極140與將在后續(xù)工藝中形成的公共源極插塞153a電絕緣。間隔物149可以包括絕緣材料，例如硅氧化物。
[0100]阻擋層151和導(dǎo)電層153可以形成在公共源極溝槽133中。具體地，阻擋層151可以共形地形成在公共源極溝槽133的側(cè)壁和底表面上以及接觸區(qū)WCTR和外圍電路區(qū)PR的第一分離絕緣層131的頂表面上。導(dǎo)電層153可以形成在阻擋層151上以填充公共源極溝槽133并覆蓋第一分離絕緣層131。例如，阻擋層151可以通過(guò)CVD工藝或者ALD工藝形成。例如，導(dǎo)電層153可以通過(guò)CVD工藝、PVD工藝或者ALD工藝形成。阻擋層151可以由金屬氮化物諸如鈦氮化物或者鉭氮化物形成，但不限于此。導(dǎo)電層153可以由諸如鎢、銅或者鋁的金屬和/或諸如鈦或者鉭的過(guò)渡金屬形成，但不限于此。
[0101]現(xiàn)在參照?qǐng)D4L，導(dǎo)電層153和阻擋層151可以被蝕刻直到第一分離絕緣層131的頂表面被暴露，由此在每個(gè)公共源極溝槽133中形成阻擋圖案151a和公共源極插塞153a。阻擋圖案151a可以具有U形截面。公共源極插塞153a可以被電連接到摻雜區(qū)20。導(dǎo)電層153和阻擋層151的蝕刻工藝可以利用CMP工藝或者回蝕刻工藝進(jìn)行。公共源極插塞153a的頂表面可以高于豎直溝道部VC的頂表面。
[0102]如果第一分離絕緣層131在用于形成公共源極插塞153a的蝕刻工藝中被去除，則公共源極插塞153a的頂表面可以設(shè)置在與豎直溝道部VC的頂表面基本上相同的水平處。然而，如果第一分離絕緣層131被去除，則導(dǎo)電墊D會(huì)被暴露。在這些實(shí)施方式中，導(dǎo)電墊D可以通過(guò)被蝕刻的導(dǎo)電層153的雜質(zhì)而被損傷。因此，柵電極140的電特性會(huì)變差。然而，根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式，第一分離絕緣層131不被去除以減小以上問(wèn)題的可能性或者盡可能地防止以上問(wèn)題。
[0103]現(xiàn)在參照?qǐng)D4M，第二分離絕緣層155可以形成在第一分離絕緣層131上。接觸區(qū)WCTR的第二和第一分離絕緣層155和131、層間絕緣圖案125a、絕緣圖案Illa至117a以及水平絕緣層PI可以被連續(xù)地圖案化以形成接觸孔154。同時(shí)，外圍電路區(qū)PR的第二和第一分離絕緣層155和131、層間絕緣圖案125a以及外圍絕緣圖案30可以被連續(xù)地圖案化以形成接觸孔154。例如，第二分離絕緣層155可以包括絕緣材料例如硅氧化物層、硅氮化物層和/或硅氮氧化物層。
[0104]接觸區(qū)WCTR的接觸孔154可以分別暴露柵電極140的端部。外圍電路區(qū)PR的接觸孔154可以分別暴露PMOS晶體管的外圍柵圖案22和NMOS晶體管的外圍摻雜區(qū)23。
[0105]接觸區(qū)WCTR的柵電極140以及外圍電路區(qū)PR的外圍柵圖案22和基板10可以設(shè)置在彼此不同的水平處。例如，暴露最上面的柵電極147的端部的接觸孔153可以在其他接觸孔154之前形成，暴露外圍摻雜區(qū)23的接觸孔154可以在形成其他接觸孔154之后最后形成。接觸孔154可以通過(guò)各向異性刻蝕工藝?yán)绺晌g刻工藝形成。
[0106]同時(shí)，因?yàn)闁烹姌O140和外圍柵圖案22包括相對(duì)于被蝕刻用于形成接觸孔154的蝕刻靶層具有蝕刻選擇性的材料，所以140和22可以在蝕刻工藝期間起到蝕刻停止層的作用。因此，在形成接觸孔154期間，通過(guò)柵電極140和/或外圍柵圖案22，預(yù)先形成的接觸孔154可以不被進(jìn)一步蝕刻直到最后的接觸孔153被完全地形成。
[0107]單元接觸插塞CGCP和外圍接觸插塞PGCP可以形成在接觸孔154中?？梢猿练e導(dǎo)電層(未示出)以填充接觸孔154，然后，沉積的導(dǎo)電層可以被蝕刻直到第二分離絕緣層155的頂表面被暴露，由此在接觸孔154中局部地形成單元接觸插塞CGCP和外圍接觸插塞PGCP。單元接觸插塞CGCP和外圍接觸插塞PGCP的頂表面可以高于公共源極插塞153a的頂表面和豎直溝道部VC的頂表面。單元接觸插塞CGCP和外圍接觸插塞PGCP可以包括諸如鎢的金屬層和諸如金屬氮化物的金屬阻擋層。用于形成單元接觸插塞CGCP和外圍接觸插塞PGCP的蝕刻工藝可以是例如回蝕刻工藝或者CMP工藝。
[0108]在一些實(shí)施方式中，單元接觸插塞CGCP和外圍接觸插塞PGCP可以在形成公共源極插塞153a之后形成。如果單元接觸插塞CGCP和外圍接觸插塞PGCP在形成公共源極插塞153a之前形成，則用于形成接觸孔154的蝕刻工藝可以在形成柵電極140之前進(jìn)行。因此，可以進(jìn)行蝕刻工藝而沒(méi)有蝕刻停止層。在這些實(shí)施方式中，可能難以同時(shí)形成具有彼此不同的高度的接觸孔154。然而，根據(jù)發(fā)明構(gòu)思的以上實(shí)施方式，單元接觸插塞CGCP和外圍接觸插塞PGCP在形成公共源極插塞153a之后形成以解決上述問(wèn)題。結(jié)果，單元接觸插塞CGCP和外圍接觸插塞PGCP的頂表面高于公共源極插塞153a的頂表面。
[0109]此外參照?qǐng)D2，接觸墊159可以形成在第二分離絕緣層155上。接觸墊159可以分別設(shè)置在單元接觸插塞CGCP和外圍接觸插塞PGCP上。另外的分離絕緣層160可以形成在第二分離絕緣層155上。另外的分離絕緣層160可以覆蓋接觸墊159。例如，另外的分離絕緣層160可以包括硅氧化物層、硅氮化物層和硅氮氧化物層中的至少一個(gè)。
[0110]位線接觸插塞BLCP、第一接觸MCl和第二接觸MC2可以分別形成在單元陣列區(qū)CR、接觸區(qū)WCTR和外圍電路區(qū)PR中。位線接觸插塞BLCP可以穿過(guò)單元陣列區(qū)CR的另外的分離絕緣層160、第二分離絕緣層155和第一分離絕緣層131從而連接到導(dǎo)電墊D。第一接觸MCl可以穿過(guò)接觸區(qū)WCTR的另外的分離絕緣層160從而分別連接到接觸區(qū)WCTR的接觸墊159。第二接觸MC2可以穿過(guò)外圍電路區(qū)PR的另外的分離絕緣層160從而分別連接到外圍電路區(qū)PR的接觸墊159。
[0111]位線BL可以形成在單元陣列區(qū)CR的另外的分離絕緣層160上，全局字線GWL可以形成在接觸區(qū)WCTR和外圍電路區(qū)PR的另外的分離絕緣層160上。位線BL可以連接到位線接觸插塞BLCP，全局字線GWL可以連接到第一接觸MCl和第二接觸MC2。例如，位線BL和全局字線GWL可以包括以下至少一個(gè):諸如鎢、銅或者鋁的金屬，諸如鈦氮化物或者鉭氮化物的導(dǎo)電金屬氮化物，和諸如鈦或者鉭的過(guò)渡金屬。
[0112]現(xiàn)在參照?qǐng)D5，將論述示出根據(jù)發(fā)明構(gòu)思的實(shí)施方式的包括半導(dǎo)體存儲(chǔ)器件的電子系統(tǒng)的示例的示意性框圖。如圖5所示，根據(jù)發(fā)明構(gòu)思的實(shí)施方式的電子系統(tǒng)1100可以包括控制器1110、輸入/輸出(I/O)單元1120、存儲(chǔ)器件1130、接口單元1140和數(shù)據(jù)總線1150。控制器1110、1/0單元1120、存儲(chǔ)器件1130和接口單元1140中的至少兩個(gè)可以通過(guò)數(shù)據(jù)總線1150彼此通信。數(shù)據(jù)總線1150可以相應(yīng)于電信號(hào)通過(guò)其傳輸?shù)穆窂健４鎯?chǔ)器件1130可以包括根據(jù)發(fā)明構(gòu)思的上述實(shí)施方式的半導(dǎo)體存儲(chǔ)器件中的至少之一。
[0113]控制器1110可以包括以下至少之一:微處理器、數(shù)字信號(hào)處理器、微控制器或者具有與其中任何一個(gè)類(lèi)似的功能的其他邏輯器件。I/O單元1120可包括鍵區(qū)、鍵盤(pán)和/或顯示裝置。存儲(chǔ)器件1130可以?xún)?chǔ)存數(shù)據(jù)和/或命令。接口單元1140可以傳送電氣數(shù)據(jù)到通信網(wǎng)絡(luò)或者可以從通信網(wǎng)絡(luò)接收電氣數(shù)據(jù)。接口單元1140可以通過(guò)無(wú)線或者電纜而操作。例如，接口單元1140可以包括天線或者電纜/無(wú)線收發(fā)器。雖然在附圖中未示出，但是電子系統(tǒng)1100可以進(jìn)一步包括用作改善控制器1110的操作的高速緩沖存儲(chǔ)器(cache memory)的快速動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)器件和/或快速靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)器件。
[0114]電子系統(tǒng)1100可以應(yīng)用于個(gè)人數(shù)字助理(PDA)、便攜式計(jì)算機(jī)、網(wǎng)絡(luò)平板、無(wú)線電話、移動(dòng)式電話、數(shù)字音樂(lè)播放器或者通過(guò)無(wú)線接收和/或傳送信息數(shù)據(jù)的其他電子產(chǎn)品。
[0115]現(xiàn)在參照?qǐng)D6，將論述示出根據(jù)發(fā)明構(gòu)思的實(shí)施方式的包括半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)的示例的示意性框圖。如圖6所示，存儲(chǔ)系統(tǒng)1200可以包括存儲(chǔ)器件1210。存儲(chǔ)器件1210可以包括根據(jù)上述實(shí)施方式的半導(dǎo)體存儲(chǔ)器件中的至少之一。此外，存儲(chǔ)器件1210可以進(jìn)一步包括另一類(lèi)型的半導(dǎo)體存儲(chǔ)器件。例如，存儲(chǔ)器件1210可以進(jìn)一步包括DRAM器件和/或SRAM器件。存儲(chǔ)系統(tǒng)1200可以包括控制主機(jī)與存儲(chǔ)器件1210之間的數(shù)據(jù)通信的存儲(chǔ)控制器1220。
[0116]存儲(chǔ)控制器1220可以包括控制存儲(chǔ)系統(tǒng)1200的整體操作的中央處理單元(CPU)1222。此外，存儲(chǔ)控制器1220可以包括用作CPU1222的工作存儲(chǔ)器的SRAM器件1221。此外，存儲(chǔ)控制器1220可以進(jìn)一步包括主機(jī)接口單元1223和存儲(chǔ)接口單元1225。主機(jī)接口單元1223可以配置為包括存儲(chǔ)系統(tǒng)1200與主機(jī)之間的數(shù)據(jù)通信協(xié)議。存儲(chǔ)接口單元1225可以將存儲(chǔ)控制器1220連接到存儲(chǔ)器件1210。存儲(chǔ)控制器1220可以進(jìn)一步包括錯(cuò)誤檢查和糾正(ECC)模塊1224ACC模塊1224可以檢測(cè)和糾正從存儲(chǔ)器件1210讀取的數(shù)據(jù)中的錯(cuò)誤。雖然在附圖中未示出，但存儲(chǔ)系統(tǒng)1200可以進(jìn)一步包括存儲(chǔ)代碼數(shù)據(jù)以與主機(jī)接口的只讀存儲(chǔ)器(ROM)。存儲(chǔ)系統(tǒng)1200可以用作便攜式數(shù)據(jù)存儲(chǔ)卡諸如存儲(chǔ)卡。替代地，存儲(chǔ)卡1200可以實(shí)現(xiàn)為被用作計(jì)算機(jī)系統(tǒng)的硬盤(pán)的固態(tài)盤(pán)(SSD)。
[0117]在根據(jù)發(fā)明構(gòu)思的一些實(shí)施方式的半導(dǎo)體存儲(chǔ)器件中，豎直溝道部的頂表面、公共源極插塞的頂表面以及單元接觸插塞和外圍接觸插塞的頂表面可以設(shè)置在彼此不同的水平處，所以半導(dǎo)體存儲(chǔ)器件的可靠性可以改善。
[0118]雖然已經(jīng)參照示例實(shí)施方式描述了發(fā)明構(gòu)思，但是對(duì)本領(lǐng)域技術(shù)人員明顯的是，可以進(jìn)行各種變化和變型而不背離發(fā)明構(gòu)思的精神和范圍。因此，應(yīng)該理解，以上實(shí)施方式不是限制性的，而是說(shuō)明性的。因此，發(fā)明構(gòu)思的范圍由權(quán)利要求及其等同物的最寬可允許解釋來(lái)確定，而不應(yīng)該被上述說(shuō)明所限制或限定。
[0119]本申請(qǐng)分別要求于2015年3月31日和2015年5月22日在韓國(guó)知識(shí)產(chǎn)權(quán)局提交的韓國(guó)專(zhuān)利申請(qǐng)N0.10-2015-0045675和N0.10-2015-0072028的優(yōu)先權(quán)，其公開(kāi)通過(guò)引用被包括在此如同它們整體在此闡明。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體存儲(chǔ)器件，包括: 基板； 層疊結(jié)構(gòu)，包括豎直地層疊在所述基板上的柵電極； 豎直溝道部，穿過(guò)所述柵電極； 摻雜區(qū)，在所述層疊結(jié)構(gòu)的側(cè)部的所述基板中； 在所述基板上的公共源極插塞，所述公共源極插塞電連接到所述摻雜區(qū)；以及 單元接觸插塞，分別連接到所述柵電極， 其中所述公共源極插塞的頂表面處于與所述單元接觸插塞的頂表面不同的水平處。2.如權(quán)利要求1所述的器件，其中所述單元接觸插塞的所述頂表面處于比所述公共源極插塞的所述頂表面高的水平處。3.如權(quán)利要求1所述的器件，還包括: 第一分離絕緣層和第二分離絕緣層，順序地層疊在所述層疊結(jié)構(gòu)上， 其中所述公共源極插塞向上延伸以穿過(guò)所述第一分離絕緣層； 其中所述公共源極插塞的所述頂表面設(shè)置在與所述第一分離絕緣層的頂表面基本上相同的水平處； 其中所述單元接觸插塞向上延伸以穿過(guò)所述第一分離絕緣層和所述第二分離絕緣層；其中所述單元接觸插塞的所述頂表面設(shè)置在與所述第二分離絕緣層的頂表面基本上相同的水平處。4.如權(quán)利要求3所述的器件，其中所述第二分離絕緣層延伸到所述公共源極插塞上以覆蓋所述公共源極插塞的所述頂表面。5.如權(quán)利要求1所述的器件，其中所述豎直溝道部的頂表面低于所述公共源極插塞的所述頂表面和所述單元接觸插塞的所述頂表面。6.如權(quán)利要求1所述的器件，其中所述基板包括: 單元陣列區(qū)，包括所述豎直溝道部； 接觸區(qū)，包括所述單元接觸插塞;和 外圍電路區(qū)，所述半導(dǎo)體存儲(chǔ)器件還包括: 外圍柵圖案，在所述外圍電路區(qū)的所述基板上； 外圍摻雜區(qū)，在所述外圍柵圖案的側(cè)部的所述基板中；和 在所述外圍電路區(qū)的所述基板上的外圍接觸插塞，所述外圍接觸插塞電連接到所述外圍柵圖案和所述外圍摻雜區(qū)。7.如權(quán)利要求6所述的器件，其中所述外圍接觸插塞的頂表面處于與所述單元接觸插塞的所述頂表面基本上相同的水平處。8.如權(quán)利要求6所述的器件，其中所述外圍接觸插塞的頂表面設(shè)置在與所述單元接觸插塞的所述頂表面不同的水平處。9.如權(quán)利要求8所述的器件，其中所述外圍接觸插塞的所述頂表面處于比所述單元接觸插塞的所述頂表面高的水平處。10.—種半導(dǎo)體存儲(chǔ)器件，包括: 基板，包括單元陣列區(qū)和接觸區(qū)； 層疊結(jié)構(gòu)，包括豎直地層疊在所述基板上的柵電極； 穿過(guò)所述柵電極的豎直溝道部，在所述單元陣列區(qū)的所述基板上； 摻雜區(qū)，在所述層疊結(jié)構(gòu)的側(cè)部的所述基板中； 在所述基板上的公共源極插塞，所述公共源極插塞電連接到所述摻雜區(qū)；以及 單元接觸插塞，分別連接到所述接觸區(qū)的所述基板上的所述柵電極， 其中所述豎直溝道部的頂表面、所述公共源極插塞的頂表面和每個(gè)所述單元接觸插塞的頂表面處于彼此不同的水平處。11.如權(quán)利要求10所述的器件，其中所述豎直溝道部的所述頂表面處于比所述公共源極插塞的所述頂表面低的水平處。12.如權(quán)利要求10所述的器件，其中所述豎直溝道部的所述頂表面處于比所述單元接觸插塞的所述頂表面低的水平處。13.如權(quán)利要求10所述的器件，其中所述豎直溝道部的所述頂表面處于比所述公共源極插塞的所述頂表面低的水平處； 其中所述公共源極插塞的所述頂表面處于比所述單元接觸插塞的所述頂表面低的水平處。14.如權(quán)利要求10所述的器件: 其中所述基板還包括外圍電路區(qū)；以及 其中所述半導(dǎo)體存儲(chǔ)器件還包括: 外圍柵圖案，在所述外圍電路區(qū)的所述基板上； 外圍摻雜區(qū)，在所述外圍柵圖案的側(cè)部的所述基板中；和 在所述外圍電路區(qū)的所述基板上的外圍接觸插塞，所述外圍接觸插塞電連接到所述外圍柵圖案和所述外圍摻雜區(qū)。15.如權(quán)利要求14所述的器件，其中所述外圍接觸插塞的頂表面設(shè)置在與所述單元接觸插塞的所述頂表面基本上相同的水平處。16.一種三維半導(dǎo)體存儲(chǔ)器件，包括: 層疊結(jié)構(gòu)，包括豎直地層疊在基板上的柵電極； 穿過(guò)所述柵電極的豎直溝道部，在所述基板的單元陣列區(qū)中的所述基板上； 摻雜區(qū)，在所述層疊結(jié)構(gòu)的側(cè)部的所述基板中； 在所述基板上的公共源極插塞，所述公共源極插塞電連接到所述摻雜區(qū)； 單元接觸插塞，分別連接到在所述基板的接觸區(qū)中的所述基板上的所述柵電極； 外圍柵圖案，在所述基板的外圍電路區(qū)中的所述基板上； 外圍摻雜區(qū)，在所述外圍柵圖案的側(cè)部的所述基板中；和 外圍接觸插塞，在所述外圍電路區(qū)的所述基板上， 其中所述豎直溝道部的頂表面、所述公共源極插塞的頂表面、以及所述單元接觸插塞和外圍接觸插塞的每個(gè)的頂表面處于彼此不同的水平處。17.如權(quán)利要求16所述的器件，其中所述豎直溝道部的所述頂表面處于比所述公共源極插塞的所述頂表面低的水平處。18.如權(quán)利要求16所述的器件，其中所述豎直溝道部的所述頂表面處于比所述單元接觸插塞的所述頂表面低的水平處。19.如權(quán)利要求16所述的器件，其中所述豎直溝道部的所述頂表面處于比所述公共源極插塞的所述頂表面低的水平處； 其中所述公共源極插塞的所述頂表面處于比所述單元接觸插塞的所述頂表面低的水平處。20.如權(quán)利要求16所述的器件: 其中所述外圍接觸插塞被電連接到所述外圍柵圖案和所述外圍摻雜區(qū)； 其中所述外圍接觸插塞的頂表面設(shè)置在與所述單元接觸插塞的所述頂表面基本上相同的水平處。
【文檔編號(hào)】H01L21/8247GK106024798SQ201610200759
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年3月31日
【發(fā)明人】姜周憲, 車(chē)俊昊, 玄忠, 玄忠一
【申請(qǐng)人】三星電子株式會(huì)社