專利名稱：基于晶體管柵極氧化物擊穿的組合現(xiàn)場(chǎng)可編程門(mén)陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，尤其涉及一種基于晶體管柵極氧化物擊穿的、既允許通過(guò)電荷刷新實(shí)現(xiàn)動(dòng)態(tài)可再編程又允許非易失一次性可編程的現(xiàn)場(chǎng)可編程門(mén)陣列。
背景技術(shù)：
FPGA作為邏輯和/或處理元件的應(yīng)用正日益增多。
一種類(lèi)型的FPGA利用SRAM單元，它需要六個(gè)晶體管。SRAM用來(lái)提供可配置或可編程的開(kāi)關(guān)。編程典型地以位圖形式存儲(chǔ)于芯片外的非易失性存儲(chǔ)器中。通過(guò)首先編程非易失存儲(chǔ)器來(lái)給基于SRAM的FPGA編程。然后，來(lái)自非易失存儲(chǔ)器的位流(bit stream)從非易失存儲(chǔ)器加載到SRAM。接著使用SRAM控制FPGA。這種多芯片解決方案導(dǎo)致大的形狀因素和較高的成本。
另一種類(lèi)型的FPGA基于反熔絲技術(shù)。雖然它被廣泛地接受，但反熔絲技術(shù)需要特別的熔絲制造工藝。此外，基于反熔絲技術(shù)的FPGA只能進(jìn)行一次編程。
還有一種類(lèi)型的FPGA基于快閃存儲(chǔ)技術(shù)。然而，快閃存儲(chǔ)技術(shù)需要相對(duì)更復(fù)雜的半導(dǎo)體制造工藝，因此增加了成本。另外，快閃存儲(chǔ)器技術(shù)一般比先進(jìn)的CMOS邏輯工藝落后一至兩代。
圖1是根據(jù)本發(fā)明一個(gè)技術(shù)方案的一部分FPGA的電路示意圖。
圖2是圖1所示的一部分FPGA的局部布局圖。
圖3是表示圖1-3所示FPGA單元工作的電壓表。
圖4是表示FPGA單元的可選實(shí)施例的工作的電壓表。
圖5是根據(jù)本發(fā)明另一個(gè)技術(shù)方案的一部分FPGA的電路示意圖。
圖6是表示圖5所示FPGA單元工作的電壓表。
圖7是表示數(shù)據(jù)存儲(chǔ)到圖5所示單元上的時(shí)序圖。
圖8是根據(jù)本發(fā)明另一個(gè)技術(shù)方案的一部分FPGA的可選實(shí)施例。
圖9是圖8所示電路的頂部布局圖。
圖10是根據(jù)本發(fā)明形成的動(dòng)態(tài)存儲(chǔ)器陣列的一部分的示意圖。
圖11是圖10的電路的頂視布局圖。
具體實(shí)施例方式
公開(kāi)了一種基于晶體管的FPGA，該晶體管具有超薄電介質(zhì)，此電介質(zhì)可以被強(qiáng)制擊穿(軟擊穿或者硬擊穿)從而設(shè)置漏電流的水平。一種適合的超薄電介質(zhì)是在晶體管中使用的厚約50?；蚋〉母哔|(zhì)量柵極氧化物，這通常是由目前可獲得的先進(jìn)CMOS邏輯技術(shù)普遍可提供的。這樣的氧化物通常用沉積、從硅有源區(qū)進(jìn)行氧化物生長(zhǎng)、或者這些方法的一些組合而形成。其它適合的電介質(zhì)包括氧化物-氮化物-氧化物復(fù)合物、化合物氧化物等等。
在下面的描述中，給出了大量的具體細(xì)節(jié)以便對(duì)本發(fā)明的實(shí)施例有一個(gè)透徹的理解。然而，相關(guān)領(lǐng)域的技術(shù)人員將會(huì)認(rèn)識(shí)到本發(fā)明在沒(méi)有一個(gè)或多個(gè)具體細(xì)節(jié)的情況下、或者采用其它的方法、元件、材料也可以實(shí)施。另外，為了避免本發(fā)明的某些方面被混淆，對(duì)一些大家所熟知的結(jié)構(gòu)、材料或操作原理就不再詳述或圖解說(shuō)明。
整個(gè)說(shuō)明書(shū)中提到的“一個(gè)實(shí)施例”或“某個(gè)實(shí)施例”的含義是結(jié)合該實(shí)施例描述的具體特點(diǎn)、結(jié)構(gòu)或特性包含在本發(fā)明的至少一個(gè)實(shí)施例中。因此，在本說(shuō)明書(shū)中的各處所出現(xiàn)的“在一個(gè)實(shí)施例中”或“在某個(gè)實(shí)施例中”等措詞不一定全指同一個(gè)實(shí)施例。而且，具體的特點(diǎn)、結(jié)構(gòu)或特性可以在一個(gè)實(shí)施例或多個(gè)實(shí)施例中以任何合適的方式結(jié)合在一起。
本發(fā)明涉及到基于柵極氧化物擊穿的快閃存儲(chǔ)器設(shè)計(jì)，其由本發(fā)明人開(kāi)發(fā)并轉(zhuǎn)讓給與本發(fā)明相同的受讓人。這些例子示出于下列文獻(xiàn)2001年9月18日提交的美國(guó)專利申請(qǐng)序列號(hào)為No.09/955,641,題為“SEMICONDUCTOR MEMORY CELL AND MEMORY ARRAY USING ABREAKDOWN PHENOMENA IN AN ULTRA-THIN DIELECTRIC”；2001年12月17日提交的美國(guó)專利申請(qǐng)序列號(hào)為No.10/024,327，題為“SEMICONDUCTOR MEMORY CELL AND MEMORY ARRAY USING A BREAKDOWNPHENOMENA IN AN ULTRA-THIN DIELECTRIC”；2001年10月17日提交的美國(guó)專利申請(qǐng)序列號(hào)為No.09/982,034，題為“SMART CARDHAVING NON-VOLATILE MEMORY FORMED FROM LOGIC PROCESS”；2001年10月17日提交的美國(guó)專利申請(qǐng)序列號(hào)為No.09/982,314，題為“REPROGRAMMABLE NON-VOLATILE OXIDE MEMORY FORMED FROM LOGICPROCESS”；和2002年4月26日提交的美國(guó)申請(qǐng)序列號(hào)為No.10/133,604，題為“HIGH DENSITY SEMICONDUCTOR MEMROY CELLAND MEMORY ARRAY USING A SINGLE TRANSISTOR”，這中引入上面的每一篇文獻(xiàn)作為參考。
圖1表示的是根據(jù)本發(fā)明形成的FPGA陣列100的例子。這個(gè)陣列100是兩列乘以兩行的陣列，但是應(yīng)理解該陣列可以是任意的大小。陣列100包括四個(gè)存儲(chǔ)單元102，每一個(gè)都包括選擇晶體管104、電容器106和開(kāi)關(guān)108。
檢查例如位于第一行R1和第一列C1(這里也稱為“位線”或者“列位線”)的交點(diǎn)處的存儲(chǔ)單元102，存儲(chǔ)單元102中選擇晶體管104的柵極連接到讀位線(BLR)線。選擇晶體管104的漏極連接到行線R1(這里也稱為“字線”或“行字線”)，選擇晶體管104的源極連接到電容器106的一端。電容器的另一端連接到列位線(BL)。
開(kāi)關(guān)108的柵極也連接到選擇晶體管104的源極，因而，連接在該源極和電容器106的一端之間。這個(gè)連接點(diǎn)被稱為開(kāi)關(guān)控制節(jié)點(diǎn)。開(kāi)關(guān)108的源極和漏極以“菊花鏈”的形式與該列所共用的其它開(kāi)關(guān)相連接。
從下面將看出，在編程步驟中，將相對(duì)高的電壓加在所選擇行和所選擇列的電容器106上，以便擊穿電容器106的柵極氧化物。在一個(gè)實(shí)施例中，圖1所示的其它存儲(chǔ)單元102也由位于列位線Cx和行字線Ry交點(diǎn)處的相同單元102形成，其中y＝1到N，且N是行的總數(shù)，x＝1到M，且M是列的總數(shù)。
使用存儲(chǔ)單元102作為圖1中FPGA 100的編程元件是有利的，因?yàn)檫@些元件可以通過(guò)僅僅使用單個(gè)多晶硅沉積步驟的許多常規(guī)CMOS工藝制造，而不需增加任何掩模步驟。這與需要至少兩個(gè)多晶硅層的“浮柵”型FPGA閃存相反。這也與需要特殊處理步驟的反熔絲型FPGA相反。此外，隨著現(xiàn)代技術(shù)的發(fā)展，電容器和晶體管的尺寸能夠做得非常小。例如，當(dāng)前的0.18微米，0.13微米和更小線寬的工藝將使FPGA的密度大大提高。
雖然僅展示了一個(gè)2×2的FPGA陣列100，但實(shí)際上當(dāng)使用例如先進(jìn)的0.13μm CMOS邏輯工藝制造時(shí)，這種FPGA陣列可以包含數(shù)萬(wàn)個(gè)甚至幾百萬(wàn)個(gè)單元。隨著CMOS邏輯工藝的進(jìn)一步提高，甚至將實(shí)現(xiàn)更大的陣列。
圖2是一部分FPGA陣列100的局部布局圖200。圖2的布局圖適用于先進(jìn)的CMOS邏輯工藝。術(shù)語(yǔ)MOS通常理解為屬于包括摻雜的多晶硅和其它良導(dǎo)體的任何柵極材料，以及并不局限于二氧化硅的各種不同類(lèi)型的柵極電介質(zhì)，并且這里就是如此使用該術(shù)語(yǔ)的。例如，電介質(zhì)可以是任何類(lèi)型的電介質(zhì)，比如在施加一段時(shí)間的電壓后就會(huì)發(fā)生硬擊穿或軟擊穿的氧化物或氮化物。在一個(gè)實(shí)施例中，使用了約50埃厚(對(duì)于0.25μm工藝為50，對(duì)于0.18μm工藝為30，對(duì)于0.13μm工藝為20)的熱生長(zhǎng)柵極氧化硅。
FPGA陣列100最好是采用格柵方式布局，其中列線如C1和C2與行線如R1和R2垂直。圖2示出了排列為一列乘以兩行的兩個(gè)單元102。從圖2可以看到，金屬一(M1)線用來(lái)連接開(kāi)關(guān)(SW)的柵極和電容器106的一端。此外，選擇晶體管(ST和104)的漏極通過(guò)n+擴(kuò)散接觸、金屬一、通孔一和金屬二(M2)連接到字線。另外，可以看出所有的器件(選擇晶體管104，電容器106和開(kāi)關(guān)108)都由低電壓(LV)氧化物上的多晶硅層形成。
現(xiàn)在，參照?qǐng)D3所示的說(shuō)明性電壓來(lái)解釋FPGA陣列100的工作。應(yīng)理解，這些電壓是說(shuō)明性的，在不同的應(yīng)用中或當(dāng)使用不同的工藝技術(shù)時(shí)，很可能就要使用不同的電壓。在編程過(guò)程中，F(xiàn)PGA陣列100中的各個(gè)單元暴露在四種可能的編程電壓組合其中之一下，這些電壓組合示于圖3中的行301、303、305和307。讀電壓示于行309、311、313和315。假定FPGA單元102(注意對(duì)于FPGA 100中所有的單元來(lái)說(shuō)，圖2中的單元102是一般的參考單元)被選擇用于編程，并且其位于R1和C1交點(diǎn)處。被選擇的存儲(chǔ)單元102指的是在選定的行和選定的列(“SR/SC”)處的單元。如行301上所顯示的，被選擇的字線R1上的電壓(指定為Vwl或“字線上的電壓”)是0伏，位線C1上的電壓(指定為Vbl或“位線上的電壓”)是8伏。此外，被選擇的讀位線上的電壓(指定為Vblr或“讀位線上的電壓”)是3.3伏。
該組電壓致使選擇晶體管104處于“導(dǎo)通”，從而將0V電壓從字線施加給電容器106的一端。電容器106的另一端連接到8V的位線(Vbl)。因此，電容器106兩端的電壓是8V。電容器106的柵極氧化物被設(shè)計(jì)成在這一電位差下被擊穿，從而對(duì)FPGA單元編程，這將在下面進(jìn)一步解釋。當(dāng)電容器106的氧化物擊穿時(shí)，其將電容器106轉(zhuǎn)化為電阻器。
應(yīng)理解，所施加電壓的精確幅度取決于柵極氧化物厚度和其它因素。因此，例如對(duì)于0.13微米的CMOS工藝來(lái)說(shuō)，一般柵極氧化物較薄，因而電容器106兩端需要較低的電壓差。
在R1和C1是被選擇的行和列的情況下，考慮對(duì)位于被選擇的行和未選擇的列(“SR/UC”)如R1和C2的交點(diǎn)處的FPGA單元102的影響。如行305所示，字線R1上的電壓是0V，未選擇的讀位線的電壓(Vblr)是0，未選擇的位線C2上的電壓是0。因?yàn)檫x擇晶體管104的柵極上是0V，在這些條件下FPGA單元102不進(jìn)行編程。
在R1和C1是被選擇的行和列的情況下，考慮對(duì)位于被選擇的列和未選擇的行(“UR/SC”)例如R2和C1交點(diǎn)處的FPGA單元102的影響。如行303所示，未選擇字線R2上的電壓是3.3V，被選擇的讀位線的電壓(Vblr)是3.3V，位線C1上的電壓是8V。因?yàn)樽x位線電壓是3.3V，因此使得選擇晶體管104處于“導(dǎo)通”條件下，允許字線上的3.3V電壓施加到電容器106的一端。該電容器的另一端依賴于位線上的電壓，或者在這種情況下為8V。這造成電容器106的柵極氧化物兩端的電位差為4.7V。存儲(chǔ)單元102被設(shè)計(jì)為在這些條件下不進(jìn)行編程。
在R1和C1是被選擇的行和列的情況下，考慮對(duì)位于未選擇的列和未選擇的行(“UR/UC”)例如R2和C2交點(diǎn)處的FPGA單元102的影響。如行307所示，未選擇的字線R2上的電壓是3.3V，未選擇的讀位線的電壓(Vblr)是0伏，未選擇的位線C2上的電壓為0V。因?yàn)檫x擇晶體管104的柵極是0V，因此選擇晶體管處于“截止”位置，使電容器106的一端浮置。電容器106的另一端借助于其與位線的連接而處于0V。在這些條件下，F(xiàn)PGA單元102不進(jìn)行編程。
在FPGA單元102通過(guò)電容器106的柵極氧化物擊穿而被編程后，單元102的物理特性也被改變。特別地，電容器106變成電阻性元件。注意，在編程過(guò)程中，盡管選擇晶體管氧化物上的電壓(即，選擇晶體管104的柵極上的3.3V電壓)高于典型電壓(對(duì)0.18微米CMOS而言是1.8V)，但由于編程時(shí)間很短(一般小于幾秒)，這個(gè)較高的電壓不會(huì)使選擇晶體管104的柵極氧化物擊穿。
FPGA陣列100以下述方式讀取。在被選擇的列位線(“SC”)上加1.8-3.3V的讀取選擇電壓，在被選擇的位線讀上加1.8V的讀取選擇電壓(Vblr)，在被選擇的行字線(“SR”)上加0V電壓。注意這些電壓值對(duì)應(yīng)于典型的0.18微米CMOS工藝。更小更先進(jìn)的CMOS工藝一般使用更低的電壓。例如，對(duì)于0.13微米CMOS工藝而言，在被選擇的列位線和被選擇的讀位線上的讀取選擇電壓約為1.2V。
假定R1和C1是被選擇的行和列(“SC/SR”)，并且對(duì)該交點(diǎn)處的FPGA單元102編程。如行309所示，1.8-3.3V的電壓(讀取選擇電壓)通過(guò)位線C1施加給電容器106的一端。注意，較高的位線電壓能夠使得從位線感測(cè)到更高的讀取電流。此外，選擇晶體管104的柵極具有通過(guò)讀位線施加的1.8V電壓，并且將0V電壓通過(guò)字線R1施加給選擇晶體管104的漏極。這使得選擇晶體管104處于“導(dǎo)通”。然而，即使選擇晶體管處于“導(dǎo)通”，但是選擇晶體管兩端仍存在一定量的阻抗。此外，電容器106兩端存在1.8-3.3V的電壓，其如果被編程，會(huì)使泄漏電流(一般10微安以上)從被選擇的列位線流向被選擇的行字線。實(shí)際上，被編程的電容器106和選擇晶體管104構(gòu)成分壓器，其中間節(jié)點(diǎn)連接到開(kāi)關(guān)108的柵極。該分壓器的結(jié)果是將足以導(dǎo)通開(kāi)關(guān)108的電壓置于開(kāi)關(guān)108柵極上。如果單元102先前沒(méi)有被編程，那么電容器106具有比選擇晶體管104高得多的阻抗。此外，因?yàn)檫x擇晶體管是導(dǎo)通的，因此使得0V的字線電壓置于開(kāi)關(guān)108上，使開(kāi)關(guān)108截止。
在R1和C1是用于讀操作的被選擇行和列的情況下，考慮對(duì)位于被選擇列和未選擇行(“UR/SC”)例如R2和C1交點(diǎn)處的單元102的影響。如行311所示，1.8-3.3V的電壓(讀取選擇電壓)通過(guò)位線C1施加給電容器106的一端。此外，選擇晶體管104的柵極具有通過(guò)讀位線施加的1.8V電壓，并且通過(guò)字線R1給選擇晶體管104的源極施加1.8V的電壓。這使得選擇晶體管104處于“截止”。
在R1和C1是用于讀操作的被選擇的行和列的情況下，考慮對(duì)位于未選擇列和被選擇行(“SR/UC”)例如R1和C2交點(diǎn)處的單元102的影響。如行313所示，0V的電壓(讀取選擇電壓)通過(guò)位線C2施加給電容器106的一端。此外，選擇晶體管104的柵極具有通過(guò)讀位線施加的0V電壓，并且通過(guò)字線R1給選擇晶體管104的漏極/源極施加0V電壓。在這些條件下，從字線到位線沒(méi)有電流流過(guò)。
在R1和C1是用于讀操作的被選擇行和列的情況下，考慮對(duì)位于未選擇列和被選擇行(“UR/UC”)例如R2和C2交點(diǎn)上的單元102的影響。如行315所示，0V的電壓(讀取選擇電壓)通過(guò)位線C2施加到電容器106的一端。此外，選擇晶體管104的柵極具有通過(guò)讀位線施加的0V電壓，并且通過(guò)字線R2給選擇晶體管104的漏極/源極施加1.8V電壓。在這些條件下，由于被選擇的器件104處于截止?fàn)顟B(tài)，因此從字線到位線沒(méi)有電流流過(guò)。
在操作過(guò)程中，采用了下列電壓值。首先，施加0伏的字線電壓。接著，施加1.8V的位線電壓，并且施加0-0.8伏的位線讀電壓。施加0-0.8伏的Vblr以便使選擇晶體管104處于弱導(dǎo)通狀態(tài)，因而只出現(xiàn)了最小的泄漏電流(在nA的數(shù)量級(jí))。
在圖1-3所描述的實(shí)施例中，開(kāi)關(guān)108的柵極電壓通常等于或者小于Vcc(對(duì)于0.18微米CMOS工藝而言為1.8V)。因而，開(kāi)關(guān)108僅能夠傳遞Vcc-Vt。這將影響FPGA電路的速度性能。在可選擇的實(shí)施例中，開(kāi)關(guān)108和選擇晶體管104的柵極氧化物形成得更厚，例如用于輸入/輸出器件中的柵極氧化物。例如，開(kāi)關(guān)108和選擇晶體管104的柵極氧化物厚度可大約為60?；蚋竦臄?shù)量級(jí)。電容器106的柵極氧化物應(yīng)維持在對(duì)于特定的CMOS工藝而言的常規(guī)厚度，例如對(duì)于0.18微米CMOS工藝來(lái)說(shuō)為30埃。用于該選擇實(shí)施例的編程和讀取電壓示于圖4。
在該選擇實(shí)施例中，在讀和編程操作過(guò)程中，位線電壓可被偏置到3.3V(與圖1-3的實(shí)施例中的1.8V相比)。在開(kāi)關(guān)108的柵極上將有3.3V的電壓，因此使用額外驅(qū)動(dòng)?xùn)艠O電壓能完全傳遞Vcc。因而，被編程的開(kāi)關(guān)將有非常低的阻抗以提高速度性能。
雖然上面對(duì)于FPGA的描述相對(duì)于現(xiàn)有技術(shù)提供了重大的改進(jìn)，但是，可以進(jìn)行進(jìn)一步的改進(jìn)以便包含如圖5-11的實(shí)施例中所示的動(dòng)態(tài)可再編程能力。例如，轉(zhuǎn)到圖5，所示的FPGA陣列包括寫(xiě)晶體管(Tw)、由薄柵極氧化物上的柵極多晶構(gòu)成的編程電容器(Cp)、和用來(lái)控制編程邏輯的控制開(kāi)關(guān)器件(Tsw)。圖5所示結(jié)構(gòu)與圖1的相似，但是，當(dāng)存儲(chǔ)器陣列用作動(dòng)態(tài)存儲(chǔ)器時(shí)操作是不同的。非易失性存儲(chǔ)器的操作與上面描述的操作相同。請(qǐng)注意，圖5中使用了新的命名，其中Bw(等價(jià)于Blr)是用于寫(xiě)入的位線，Bp(等價(jià)于Bl)是用于非易失性編程的位線，WL是字線，Vg-sw是開(kāi)關(guān)柵極電壓。
重要的是，在“硬”非易失性編程(給Cp施加電壓以便擊穿Gox)之前，通過(guò)存儲(chǔ)在開(kāi)關(guān)柵極和Cp中的電荷的持續(xù)寫(xiě)入或刷新，可以將該單元用作動(dòng)態(tài)存儲(chǔ)器。以這種方式，陣列還可以用作DRAM型存儲(chǔ)器件。具體地，在圖6中詳細(xì)顯示了單元操作。
寫(xiě)入或刷新(重寫(xiě))是通過(guò)選擇所有的WL(行字線)線和一個(gè)寫(xiě)列位線(Bw)逐列進(jìn)行的。“1’s”的寫(xiě)入或刷新是通過(guò)設(shè)置Vwl為高(Vcc)來(lái)進(jìn)行的，“0’s”是通過(guò)設(shè)置Vwl為低(0伏)進(jìn)行的。未選擇的列(Vbw)均是0伏。因此，如圖6所示，如果單元將被寫(xiě)入“1”，那么Bw線是高，Bp線是低，并且WL是高。如果單元將被寫(xiě)入“0”，那么Bw線是高，Bp線是低，并且WL是低。
在一個(gè)例子中，對(duì)于0.18μm工藝來(lái)說(shuō)Vcc＝1.8V。為了能使寫(xiě)晶體管Tw(其一般實(shí)現(xiàn)為NMOS晶體管)完全通過(guò)“1”，在某些實(shí)施例中，在更高速度和更低功耗的FPGA邏輯電路中采用較低的Vdd(例如1.8V-1.2V)是有利的。
例如，假定圖5的存儲(chǔ)器陣列將被用作動(dòng)態(tài)存儲(chǔ)器，并將被寫(xiě)入動(dòng)態(tài)數(shù)據(jù)。在這種操作中，特定列的“位流”(該位流例如可以是FPGA的開(kāi)關(guān)控制數(shù)據(jù))例如是從芯片外或者芯片上EPROM或者閃存加載到WL移位寄存器(圖中未顯示)的。如果有1024個(gè)WL(行)，就有1024位數(shù)據(jù)將被讀到1024位移位寄存器中。然后選擇的列Bw處于Vcc，列中的1024位通過(guò)移位寄存器在Vcc同時(shí)被寫(xiě)入“1’s”，在0伏同時(shí)被寫(xiě)入“0’s”。
在第一列被寫(xiě)入(與刷新同義)后，第二列的位流加載到移位寄存器，選中并刷新第二列(Bw)。這種操作逐列地重復(fù)，直到最后一列被寫(xiě)入或刷新為止。從第一列，第二列......等等再次重復(fù)該過(guò)程。因而，這些列以連續(xù)的方式恒定地刷新。
對(duì)于一列，寫(xiě)入或刷新的時(shí)間是幾個(gè)nS到幾個(gè)μS的數(shù)量級(jí)。如果有1024列，那么刷新循環(huán)時(shí)間在幾個(gè)μS到幾個(gè)mS范圍內(nèi)。在一個(gè)實(shí)施例中，這段時(shí)間范圍內(nèi)開(kāi)關(guān)柵極上存貯的電荷不會(huì)減少10％以上。
在寫(xiě)入或刷新過(guò)程中，波形具有WL和Bw上的時(shí)序，使其設(shè)計(jì)成以避免存貯于控制開(kāi)關(guān)Tsw柵極上數(shù)據(jù)被放電。更具體地，在Bw(Vblr)變成Vcc之前，具有“1”的WL應(yīng)準(zhǔn)備好處于Vcc，其導(dǎo)通選擇的NMOS開(kāi)關(guān)(Tw)來(lái)刷新。此外，在WL降回到0伏之前，Bw(Vblr)應(yīng)變成0伏來(lái)截止被選擇的NMOS。這在圖7中示出。寫(xiě)入或刷新“0”是類(lèi)似的，但是Vwl處于0伏而不是Vcc。此外，在連續(xù)的列刷新之間的周期中，Vwl被設(shè)置在Vwb(低)的偏壓，以減少當(dāng)通常使用深亞微米工藝時(shí)出現(xiàn)的由Tw源極漏極泄漏(Idoff)引起的泄漏電流。
注意，由于逐列地進(jìn)行寫(xiě)入或刷新，因此列(位線)的刷新過(guò)程不需要專門(mén)的解碼電路。相反的，可以使用簡(jiǎn)單的閉環(huán)移位寄存器鏈。
本發(fā)明的動(dòng)態(tài)存儲(chǔ)器使用刷新或重寫(xiě)，但不讀取。本發(fā)明的動(dòng)態(tài)存儲(chǔ)器的讀取一般將破壞所存貯的數(shù)據(jù)或擾亂被控制開(kāi)關(guān)的柵極電壓。與之相比較的是，在常規(guī)的DRAM中存貯的數(shù)據(jù)或電荷必須首先被讀出，然后通過(guò)刷新操作恢復(fù)數(shù)據(jù)。這樣防止了DRAM單元直接用于需要靜態(tài)來(lái)提供“截止”或“導(dǎo)通”轉(zhuǎn)換的FPGA開(kāi)關(guān)控制。
上述存儲(chǔ)器陣列的雙重性有很多應(yīng)用。通過(guò)兼有成為動(dòng)態(tài)存儲(chǔ)器和非易失性存儲(chǔ)器的能力，有助于原型應(yīng)用(prototypingapplications)。在這些類(lèi)型的應(yīng)用中，用戶需要多次編程FPGA芯片，并且在完成設(shè)計(jì)后，用戶可以如上所述永久性地編程FPGA。
從上面可以看出，用恒定寫(xiě)入來(lái)刷新開(kāi)關(guān)存儲(chǔ)器需要連續(xù)地從非易失性存儲(chǔ)器(外部或內(nèi)部的)讀取設(shè)計(jì)位圖。對(duì)大FPGA芯片來(lái)說(shuō)，需要極高密度結(jié)構(gòu)的非易失性存儲(chǔ)器，存取速度、數(shù)據(jù)移入速度、刷新周期時(shí)間和I/O錯(cuò)誤等等都將是限制因素。
為了解決上述問(wèn)題，根據(jù)本發(fā)明的另一個(gè)實(shí)施例，平行地增加小的感測(cè)器件(Ts)、二極管(Td)和感測(cè)位線(Bs)，如圖8所示。該實(shí)施例不需要恒定地從非易失性存儲(chǔ)器刷新，而是自刷新。
自刷新過(guò)程有兩個(gè)操作步驟感測(cè)和刷新。在感測(cè)操作中，所有被選擇的WL將被預(yù)充電到高(～Vcc)，并且被選擇的感測(cè)列(Bs)被下拉到低(在0伏特和Vcc/2之間)。此外，所有未被選擇的Bs將保持或預(yù)充電到高(在Vcc-Vt和Vcc之間)以防止任何泄漏電流從WL線穿過(guò)具有“1”的單元(存貯正電荷并且Ts是導(dǎo)通的)到達(dá)未被選擇的BS線。以這種方式，僅僅選擇一個(gè)WL上的一個(gè)單元。如果被選擇的FPGA單元是“1”，那么感測(cè)器件(Ts)就導(dǎo)通，因此它就可以傳導(dǎo)感測(cè)電流(Isn)并把WL下拉到低。如果FPGA單元是“0”(截止)，那么感測(cè)器件將被關(guān)斷，沒(méi)有電流，并且WL將保持在高。因而，感測(cè)和刷新電路可以感測(cè)和記憶(鎖存數(shù)據(jù))被選擇列上的單元的狀態(tài)，并將其刷新。圖8所示是用于感測(cè)、寫(xiě)入和非易失性編程的偏置條件。圖9是頂部布局圖。
應(yīng)注意，二極管(Td)可以以相同的極性放置在感測(cè)器件(Ts)的任意一側(cè)。它也可以被置在相反的極性上，同時(shí)設(shè)置適當(dāng)?shù)钠脕?lái)防止未被選擇列上的泄漏電流。
還應(yīng)注意的是，可以通過(guò)使用其柵極連接到源端或者漏端的MOS器件的柵控二極管、或者通過(guò)使用P-N結(jié)來(lái)形成二極管Td。該FPGA單元陣列還可以用位于N阱中或N型襯底上的PMOS器件構(gòu)成。
如圖10-11所示，沒(méi)有開(kāi)關(guān)器件的單元陣列也可以用作基于標(biāo)準(zhǔn)CMOS工藝的DRAM存儲(chǔ)器，但是感測(cè)電路極大地被簡(jiǎn)化了。再者，二極管可以放在感測(cè)器件的任意一側(cè)以便防止未選中器件的泄漏，該二極管可以由柵控MOS器件構(gòu)成。其也可以用PMOS器件制成。
因此，綜上所述，本發(fā)明披露了(1)使用動(dòng)態(tài)存儲(chǔ)器來(lái)控制可編程開(kāi)關(guān)的FPGA單元。
(2)動(dòng)態(tài)存儲(chǔ)器恒定地被刷新，而不將其讀出以破壞存貯的數(shù)據(jù)或擾亂被控開(kāi)關(guān)的柵極電壓。與之相反的是，在常規(guī)DRAM中存貯的數(shù)據(jù)或電荷首先被讀出，接著通過(guò)刷新操作恢復(fù)數(shù)據(jù)。
(3)動(dòng)態(tài)存儲(chǔ)器有感測(cè)器件(Ts，Td)和感測(cè)位線(Bs)，其可以在不擾亂存貯電荷或破壞數(shù)據(jù)的情況下實(shí)現(xiàn)存儲(chǔ)器的感測(cè)。此外，還允許極高的感測(cè)電流；因此不需要像DRAM存儲(chǔ)器中那樣的專用感測(cè)放大器。
(4)將從0到Vt范圍內(nèi)的偏壓(Vwb)加到WL上，以防止由將數(shù)據(jù)“1”放電引起的寫(xiě)晶體管(Tw)的泄漏。這意味著刷新周期時(shí)間大大地增加。
(5)給動(dòng)態(tài)存儲(chǔ)器添加編程電容器(Cp)和編程位線(Bp)，使其成為非易失性可編程。
(6)感測(cè)、寫(xiě)入或刷新是以逐列基礎(chǔ)進(jìn)行的。
(7)可以用標(biāo)準(zhǔn)的CMOS邏輯工藝制造該陣列，并且不需要工藝調(diào)整。常規(guī)的DRAM需要特殊的工藝調(diào)整。
(8)沒(méi)有開(kāi)關(guān)器件的單元陣列也可以用作基于標(biāo)準(zhǔn)CMOS工藝的DRAM存儲(chǔ)器，可以極大地簡(jiǎn)化感測(cè)電路。
在這里所提出的本發(fā)明的描述及其應(yīng)用是說(shuō)明性的，并不是限制發(fā)明的范圍。對(duì)這中公開(kāi)的實(shí)施例進(jìn)行改變和修正都是可能的，實(shí)施例的各個(gè)元件的選擇和等效對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)是公知的。例如，各個(gè)例子中所提出的各個(gè)電壓僅僅是說(shuō)明性的，可以在一個(gè)電壓范圍內(nèi)判斷選擇精確的電壓，而且電壓的選擇無(wú)論如何都與器件的特性相關(guān)。為了敘述存儲(chǔ)器中通常使用的線類(lèi)型，使用了行字線、列位線等術(shù)語(yǔ)，但有些存儲(chǔ)器對(duì)這些詞語(yǔ)可能有另外的叫法。此外，不同的摻雜類(lèi)型可以顛倒，使得上述的n溝道晶體管可以被p溝道晶體管所代替。在不背離本發(fā)明的范圍和精髓的情況下可以對(duì)本文所公開(kāi)的實(shí)施例作出其它的改變和修正。
權(quán)利要求
1.一種單元，這種單元可用作用于存儲(chǔ)數(shù)據(jù)的動(dòng)態(tài)存儲(chǔ)器單元或者用于編程的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)單元，該單元用于具有列位線、讀位線和行字線的陣列中，該單元包括具有第一端和第二端的電容器，所述第一端連接到列位線，所述第二端連接到開(kāi)關(guān)控制節(jié)點(diǎn)；具有柵極、源極和漏極的選擇晶體管，所述柵極連接到所述寫(xiě)位線，所述源極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)，所述漏極連接到行字線；和通過(guò)所述開(kāi)關(guān)控制節(jié)點(diǎn)控制的開(kāi)關(guān)，其中所述開(kāi)關(guān)控制節(jié)點(diǎn)將數(shù)據(jù)存儲(chǔ)作為指示一或者零的電壓。
2.權(quán)利要求1的單元，其中所述開(kāi)關(guān)是MOSFET，所述MOSFET的柵極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)。
3.權(quán)利要求1的單元，其中通過(guò)導(dǎo)通所述選擇晶體管并且將數(shù)據(jù)放在所述行字線上，從而將所述數(shù)據(jù)放到所述開(kāi)關(guān)控制節(jié)點(diǎn)上。
4.權(quán)利要求1的單元，其中所述電容器的所述第一端、所述選擇晶體管的所述柵極和所述開(kāi)關(guān)的柵極由相同的多晶硅層形成。
5.一種操作雙模式單元的方法，該單元連接到行字線、列寫(xiě)入位線、讀位線，所述單元包括具有第一端和第二端的電容器，所述第一端連接到所述列寫(xiě)入位線，所述第二端連接到開(kāi)關(guān)控制節(jié)點(diǎn)；具有柵極、源極和漏極的選擇晶體管，所述柵極連接到所述讀位線，所述源極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)，所述漏極連接到行字線；和通過(guò)所述開(kāi)關(guān)控制節(jié)點(diǎn)控制的開(kāi)關(guān)，該方法包括當(dāng)所述單元作為現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)單元工作并且將被編程時(shí)，(1)給所述列位線施加第一電壓；(2)導(dǎo)通所述選擇晶體管；和(3)給選擇的行字線其中之一施加第二電壓，其中第一電壓和第二電壓在所述電容器兩端形成電勢(shì)差以擊穿所述電容器的電介質(zhì)，將所述電容器轉(zhuǎn)變成電阻性器件；當(dāng)所述單元作為動(dòng)態(tài)存儲(chǔ)器單元工作以存儲(chǔ)數(shù)據(jù)時(shí)，(1)導(dǎo)通所述選擇晶體管；(2)通過(guò)所述行字線給所述開(kāi)關(guān)控制節(jié)點(diǎn)施加所述數(shù)據(jù)，其中所述開(kāi)關(guān)控制節(jié)點(diǎn)將所述數(shù)據(jù)存儲(chǔ)為指示一或者零的電壓。
6.權(quán)利要求5的方法，進(jìn)一步包括當(dāng)所述單元作為動(dòng)態(tài)存儲(chǔ)器單元工作時(shí)，周期性地刷新所述數(shù)據(jù)。
7.權(quán)利要求5的方法，其中在除去所述行字線上的數(shù)據(jù)之前，使所述選擇晶體管截止。
8.一種單元，該單元可以用作用于存儲(chǔ)數(shù)據(jù)的動(dòng)態(tài)存儲(chǔ)器單元或者用于編程的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)單元，該單元用于具有列位線、讀位線和行字線的陣列中，該單元包括具有第一端和第二端的電容器，所述第一端連接到列位線(Bp)，所述第二端連接到開(kāi)關(guān)控制節(jié)點(diǎn)；具有柵極、源極和漏極的選擇晶體管，所述柵極連接到所述寫(xiě)位線(Bw)，所述源極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)，所述漏極連接到行字線(WL)；通過(guò)所述開(kāi)關(guān)控制節(jié)點(diǎn)控制的開(kāi)關(guān)，其中所述開(kāi)關(guān)控制節(jié)點(diǎn)將數(shù)據(jù)存儲(chǔ)為指示一或者零的電壓；用于確定所述開(kāi)關(guān)控制節(jié)點(diǎn)上的電壓的感測(cè)器件。
9.權(quán)利要求8的單元，其中所述開(kāi)關(guān)是MOSFET，所述MOSFET的柵極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)。
10.權(quán)利要求8的單元，其中通過(guò)導(dǎo)通所述選擇晶體管并且將數(shù)據(jù)放到所述行字線上，從而將所述數(shù)據(jù)放到所述開(kāi)關(guān)控制節(jié)點(diǎn)上。
11.權(quán)利要求8的單元，其中所述電容器的所述第一端、所述選擇晶體管的所述柵極和所述開(kāi)關(guān)的柵極由相同的多晶硅層形成。
12.權(quán)利要求8的單元，其中感測(cè)器件是晶體管，其柵極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)，其漏極連接到感測(cè)位線(Bs)，其源極連接到所述字線(WL)。
13.權(quán)利要求12的單元，還包含與所述感測(cè)器件串聯(lián)并且連接在所述行字線和所述感測(cè)位線之間的二極管。
14.一種單元，該單元可以用作用于存儲(chǔ)數(shù)據(jù)的動(dòng)態(tài)存儲(chǔ)單元，該單元用于具有列位線、讀位線和行字線的陣列中，該單元包含具有第一端和第二端的電容器，所述第一端連接到列位線(Bp)，所述第二端連接到開(kāi)關(guān)控制節(jié)點(diǎn)，所述開(kāi)關(guān)控制節(jié)點(diǎn)存貯所述數(shù)據(jù)；具有柵極、源極和漏極的選擇晶體管(Tw)，所述柵極連接到所述寫(xiě)入位線(Bw)，所述源極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)，所述漏極連接到行字線；和用于確定所述開(kāi)關(guān)控制節(jié)點(diǎn)上的數(shù)據(jù)的感測(cè)器件。
15.權(quán)利要求14的單元，其中通過(guò)導(dǎo)通所述選擇晶體管并且將數(shù)據(jù)放到所述行字線上，從而將數(shù)據(jù)放到所述開(kāi)關(guān)控制節(jié)點(diǎn)上。
16.權(quán)利要求14的單元，其中所述電容器的所述第一端、所述選擇晶體管的所述柵極和所述開(kāi)關(guān)的柵極由相同的多晶硅層形成。
17.權(quán)利要求14的單元，其中感測(cè)器件是晶體管，其柵極連接到所述開(kāi)關(guān)控制節(jié)點(diǎn)，其漏極連接到感測(cè)位線(Bs)。
18.權(quán)利要求17的單元，還包含了與所述感測(cè)器件串聯(lián)并且連接在所述行字線和所述感測(cè)位線之間的二極管。
全文摘要
披露了一種單元，該單元可以用作用于存儲(chǔ)數(shù)據(jù)的動(dòng)態(tài)存儲(chǔ)器單元或用于編程的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)單元。該單元包括具有于列位線連接的第一端和與開(kāi)關(guān)控制節(jié)點(diǎn)連接的第二端的電容器。選擇晶體管具有與讀位線連接的柵極、與開(kāi)關(guān)控制節(jié)點(diǎn)連接的源極和與行字線連接的漏極。開(kāi)關(guān)控制節(jié)點(diǎn)將數(shù)據(jù)存儲(chǔ)為指示一或者零的電壓。
文檔編號(hào)H03K19/177GK1664955SQ20051000647
公開(kāi)日2005年9月7日 申請(qǐng)日期2005年2月3日 優(yōu)先權(quán)日2004年2月3日
發(fā)明者J·Z·彭, Z·劉, F·葉, M·D·弗利斯勒 申請(qǐng)人:基洛帕斯技術(shù)公司