專利名稱：：電子電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種電子電路和一種電子設(shè)備。
背景技術(shù)：
：在傳統(tǒng)CMOS電路中NMOS和PMOS晶體管的柵極-源極、柵極-漏極或漏極-源極電壓通常等于電源電壓。然而，在諸如65nm技術(shù)等先進工藝中，輸入/輸出IO設(shè)備能夠在接收最高2.75V，即，額定為2.5V的柵極-源極、柵極-漏極或漏極-源極極間電壓的同時，依舊保持可靠并避免熱載流子退化或氧化層擊穿。另一方面，許多信令標(biāo)準(zhǔn)如USB標(biāo)準(zhǔn)工作于3.3V。因此，需要能夠處理3.3V信令并依舊使用2.5V設(shè)備的電路技術(shù)。圖l示出了傳統(tǒng)的CMOS反相器的電路圖。該反相器包括耦合在電源電壓VDD和VSS之間的PMOS晶體管Ml和NMOS晶體管M2。穩(wěn)態(tài)輸出VouT和穩(wěn)態(tài)輸入Vw電壓將對應(yīng)于邏輯高電平或邏輯低電平狀態(tài)。在這兩種情況下，根據(jù)反相器的實際邏輯狀態(tài)，晶體管M1、M2的柵極-源極、柵極-漏極或漏極-源極電壓等于VDD或OV。然而，如上所述，如果反相器工作于3.3V而同時又是使用2.5V設(shè)備制造的，那么由于熱載流子減少或氧化物擊穿，兩個晶體管M1、M2都將承受一定的應(yīng)力，而這種應(yīng)力可能影響到長期使用的可靠性。圖2示出了根據(jù)現(xiàn)有技術(shù)的反相器的電路圖。具體而言，圖2涉及US6，377，075。該電路包括兩個PMOS晶體管M2、M4;以及兩個NMOS晶體管M1、M3。4個晶體管M1-M4以串聯(lián)的方式耦合在電源電壓VDD和VSS之間。級聯(lián)晶體管M1-M4，可以減少特定設(shè)備所承受的較高的電壓應(yīng)力(voltagestress)。晶體管的柵極同固定的中間電壓ngate和pgate耦合。根據(jù)圖2的電路，需要提供附加的電源電壓pgate和ngate或可替代地提供參考發(fā)生器。然而，附加電源電壓或參考發(fā)生器的提供將引入增加了的靜態(tài)電流消耗。
發(fā)明內(nèi)容因此，本發(fā)明的目的在于，提供一種基于CMOS電路的電子電路，該電子電路可以提高電路承受由提高了的輸入電壓對電路造成的應(yīng)力的能力。該目的是通過根據(jù)權(quán)利要求1所述的電子電路和根據(jù)權(quán)利要求8的電子設(shè)備予以實現(xiàn)的。因此，提出了一種電子電路，該電子電路包括用于將第一電壓域的電路耦合至電子電路的輸入；以及耦合在電源電壓和某一電壓之間的第一、第二、第三和第四晶體管。第三晶體管耦合在所述某一電壓和第一節(jié)點之間。第二晶體管耦合在第二節(jié)點和輸出之間。'第三晶體管耦合在第一節(jié)點和輸出之間。第四晶體管耦合在電源電壓和第二節(jié)點之間。第一參考電壓發(fā)生單元接收第一節(jié)點處的電壓并將該電壓作為輸入，并且其輸出耦合至第二晶體管的柵極。第二參考電壓發(fā)生單元接收電源電壓和第二節(jié)點的電壓作為輸入，并且其輸出耦合至第三晶體管的柵極。第一和第二參考電壓發(fā)生單元根據(jù)第一、第二、第三或第四晶體管的邏輯狀態(tài)中的至少一個產(chǎn)生參考電壓。由于參考電壓是根據(jù)某些晶體管的邏輯狀態(tài)產(chǎn)生的，因此電壓發(fā)生是動態(tài)地執(zhí)行的，并且避免了由靜態(tài)或恒定參考電壓發(fā)生器所引起的靜態(tài)電流。根據(jù)本發(fā)明的一方案，第一參考電壓發(fā)生單元是作為耦合在第一節(jié)點和第二晶體管的柵極之間第九晶體管予以實現(xiàn)的，第二參考電壓發(fā)生單元是作為耦合在第二節(jié)點和第三晶體管的柵極之間的第七晶體管予以實現(xiàn)的。第七晶體管的柵極耦合至電源電壓，第九晶體管的柵極耦合至所述某一電壓。就對于成本、芯片面積以及靜態(tài)電流的需求而言，將參考電壓發(fā)生單元作為晶體管予以實現(xiàn)是十分有利的。根據(jù)本發(fā)明的另一方案，第一和第三晶體管屬于第一導(dǎo)電類型，而第二和第四晶體管屬于第二導(dǎo)電類型。根據(jù)本發(fā)明的一方案，該電路包括耦合在輸入和第一晶體管的柵極之間的第五晶體管、以及耦合在輸入和第四晶體管的柵極之間的第六晶體管。第三參考電壓發(fā)生單元接收電源電壓和第三節(jié)點處的電壓作為輸入，并且其輸出耦合至第五晶體管的柵極。第四參考電壓發(fā)生單元接收所述某一電壓以及第四節(jié)點處的電壓作為輸入信號，并且且輸出耦合至第六晶體管的柵極。第三和第四參考電壓發(fā)生單元分別根據(jù)第四晶體管的柵極和第一晶體管的柵極處的邏輯狀態(tài)，產(chǎn)生參考電壓。根據(jù)本發(fā)明的一方案，第三參考電壓發(fā)生單元是作為耦合在第四和第五晶體管的柵極之間的第八晶體管予以實現(xiàn)的，第四參考電壓發(fā)生單元是作為耦合在第四節(jié)點和第六晶體管的柵極之間的第十晶體管予以實現(xiàn)的。第八晶體管的柵極耦合至電源電壓，其中第十晶體管的柵極耦合至所述某一電壓。根據(jù)本發(fā)明的另一方案，第十一晶體管耦合在第四節(jié)點和第三晶體管的柵極之間，第十二晶體管耦合在第一和第二晶體管的柵極之間，第十三晶體管耦合在第一節(jié)點和第六晶體管的柵極之間，第十四晶體管耦合在第二節(jié)點和第五晶體管的柵極之間。第十一和第十四晶體管的柵極耦合至電源電壓。第十二和第十三晶體管的柵極耦合在一起并耦合至所述某一電壓Vss。配備了第十一、第十二、第十三和第十四晶體管，以通過提供具有截止晶體管形式的高電阻器的方式，避免第七、第八、第九和第十晶體管中的亞門限電流。本發(fā)明還涉及一種電子設(shè)備，該電子設(shè)備包括用于將第一電壓域的電路耦合至電子電路的輸入；以及耦合在電源電壓和某一電壓之間的第一、第二、第三和第四晶體管。第三晶體管耦合在所述某一電壓和第一節(jié)點之間。第二晶體管耦合在第二節(jié)點和輸出之間。第三晶體管耦合在第一節(jié)點和輸出之間。第四晶體管耦合在電源電壓和第二節(jié)點之間。第一參考電壓發(fā)生單元接收第一節(jié)點處電壓并將該電壓作為輸入，并且其輸出耦合至第二晶體管的柵極。第二參考電壓發(fā)生單元接收電源電壓和第二節(jié)點的電壓作為輸入，并且其輸出耦合至第三晶體管的柵極。第一和第二參考電壓發(fā)生單元根據(jù)第一、第二、第三或第四晶體管的邏輯狀態(tài)中的至少一個產(chǎn)生參考電壓。本發(fā)明涉及避免恒定參考電壓，而引入根據(jù)電路的實際邏輯狀態(tài)動態(tài)產(chǎn)生的參考電壓的思想。因此，可以省去可能會消耗額外靜態(tài)電流的附加電軌(supplytrail)或偏壓發(fā)生電路。以下將參考附圖對本發(fā)明的實施例和優(yōu)點予以詳細說明。圖l示出了根據(jù)現(xiàn)有技術(shù)的CMOS反相器的電路圖，圖2示出了根據(jù)現(xiàn)有技術(shù)的基于CMOS電路的另一反相器的電路圖，圖3示出了根據(jù)第一實施例的反相器的電路圖，圖4示出了根據(jù)第二實施例的反相器的電路圖，圖5示出了根據(jù)第三實施例的反相器的電路圖，圖6示出了反相器的傳遞函數(shù)圖，圖7示出了反相器的傳遞函數(shù)圖，圖8示出了反相器的輸入、輸出和中間信號的信號圖，圖9示出了輸入、輸出和中間信號的瞬時函數(shù)的另一信號圖，以及圖10示出了根據(jù)第四實施例的電平移位器電路的電路圖。具體實施例方式圖3示出了根據(jù)第一實施例的反相器的電路圖。該反相器包括4個晶體管，即NM0S晶體管M1、M3和PMOS晶體管M2、M4的級聯(lián)結(jié)構(gòu)。這4個晶體管M1-M4耦合在電源電壓VDD和VSS之間。第一晶體管Ml的柵極耦合至節(jié)點tgn，第四晶體管M4的柵極耦合至節(jié)點tgp。第一晶體管Ml耦合在節(jié)點tn和VSS之間。第三晶體管M3耦合在輸出VouT和節(jié)點tn之間。第三晶體管M3的柵極耦合至節(jié)點D。第二晶體管M2耦合在輸出VouT和節(jié)點tp之間。第二晶體管M2的柵極耦合至節(jié)點C。第四晶體管M4耦合在節(jié)點tp和電源電壓VDD之間。第五晶體管M5耦合在節(jié)點tgn和輸入V!N之間，且其柵極耦合至節(jié)點A。第六晶體管M6耦合在tgp和輸入V^之間。其柵極耦合至節(jié)點B。該反相器還包括4個參考電壓發(fā)生單元RA-RD。第一參考電壓發(fā)生單元RA接收電源電壓VDD和節(jié)點tgp作為輸入，并且其輸出對應(yīng)于節(jié)點A，g卩，其輸出同第五晶體管M5的柵極耦合。第二參考電壓發(fā)生單元RB接收VSS和節(jié)點tgn的電壓作為輸入，并且其輸出被用于節(jié)點B，即，其輸出同第六晶體管M6的柵極耦合。第三參考電壓發(fā)生單元RC接收電壓VSS和節(jié)點tn處的電壓，并且其輸出同第二晶體管M2的柵極，即，節(jié)點C耦合。第四參考電壓發(fā)生單元RN接收電源電壓VDD和節(jié)點tp處的電壓作為輸入，并且其輸出同第三晶體管M3的柵極耦合，即耦合至節(jié)點D。換言之，第三晶體管M3的柵極電壓是由節(jié)點tp處的電壓和電源電壓VDD得到的。第二晶體管M2的柵極電壓由節(jié)點tn處的電壓和VSS得到的。因此，可以在無任何靜態(tài)電流的情況下動態(tài)地產(chǎn)生參考電壓。因此，不需要附加的靜態(tài)參考電壓發(fā)生單元，從而降低了所需的靜態(tài)功耗。圖4示出了根據(jù)第二實施例的反相器的電路圖。根據(jù)第二實施例的電路圖基本上與根據(jù)第一實施例的電路圖相對應(yīng)。唯一的區(qū)別在于，使用晶體管M7-M10實現(xiàn)參考電壓發(fā)生單元RA-RD，其中，第七和第八晶體管M7和M8是NMOS晶體管，而第九和第十晶體管M9和M10是PMOS晶體管。應(yīng)該注意的是，為簡單起見，并未明確的描述設(shè)備的襯底連接。所有的PMOS襯底均連接至VDD，并且所有的NMOS襯底均連接至VSS。第七晶體管M7的柵極耦合至VDD，其源極耦合至節(jié)點tp，并且其漏極同第三晶體管M3的柵極耦合。第八晶體管M8的柵極耦合至電源電壓VDD，其源極耦合至節(jié)點tgp，并且其漏極同第五晶體管M5的柵極耦合。第九晶體管M9的柵極耦合至VSS，并且其漏極耦合至節(jié)點tn，同時其源極同第二晶體管M2的柵極耦合。第十晶體管M10的柵極連接至VSS,并且其源極連接至tgn，同時其漏極同第六晶體管M6的柵極相連。當(dāng)輸入信號Vm為高電平時，即VDD時，輸入信號通過晶體管M6傳輸至節(jié)點tgp，且第四晶體管M4截止。由于第八晶體管M8的柵極連接至VDD，因此節(jié)點A的電壓將升高至與VDD減Vt相對應(yīng)的電壓，使得第五晶體管M5導(dǎo)通。節(jié)點tgn的電壓將升高至與((VCC-Vt)-Vt=VDD-2Vt)相對應(yīng)的電壓。因此，第一晶體管M1導(dǎo)通，并且通過第十晶體管MIO，節(jié)點B的電壓升高為節(jié)點tgn處的電壓VDD-2Vt。第一晶體管Ml使節(jié)點tn的電壓保持為VSS。因此，將導(dǎo)通第三晶體管M3，并將輸出電壓VouT保持在VSS，從而呈現(xiàn)出低輸出級。節(jié)點C將通過第九晶體管M9放電至比VSS高Vt的程度。一旦節(jié)點C處的電壓所達到的值比VSS高Vt，第九晶體管就將截止。相應(yīng)地，節(jié)點tp將放電至比節(jié)點C高Vt的程度(2Vt)，一旦節(jié)點tp被放電至2Vt，第二晶體管M2就會截止，并且節(jié)點tp將保持為電壓2Vt。第七晶體管M7導(dǎo)通，并將節(jié)點D連接至節(jié)點tp。以下將示出根據(jù)圖4的、確保晶體管上的任何應(yīng)力都將處于容限范圍內(nèi)的電流。對于3V3信令的情況，可以將最高電源電壓看作包括10^容差的3.6V。NMOS和PMOS設(shè)備的門限電壓通常等于0.45V和-0.45V。基于這些電壓，以下的表l中示出了不同節(jié)點處的電壓表l:<table>tableseeoriginaldocumentpage10</column></row><table>因此，以下表2中示出了最壞情況下所有晶體管的端子間的最大電壓:表2:<table>tableseeoriginaldocumentpage11</column></row><table>應(yīng)當(dāng)注意的是，所有上述電壓都在晶體管的2.75V的容限范圍內(nèi)。用于減小外加電壓的所有門限電壓均反向偏置(體效應(yīng))。因此，門限電壓Vt有所增加，并使外加電壓減小。另外，應(yīng)當(dāng)注意的是，在該穩(wěn)定的邏輯狀態(tài)中不存在靜態(tài)電流。應(yīng)當(dāng)注意的是，表1和表2中的上述數(shù)字僅選擇用于對本發(fā)明的基本原理予以說明。這些實際值不應(yīng)被認為是對于本發(fā)明的原理的限制。如果輸入電壓Vw轉(zhuǎn)換至低電平(0V)，則通過第五晶體管M5將該狀態(tài)傳遞至節(jié)點tgn。相應(yīng)地，第一晶體管M1截止。由于第十晶體管M10的柵極連接至VSS，因此節(jié)點B處的電壓將放電至比VSS高Vt的門限電壓，從而導(dǎo)通第六晶體管M6。節(jié)點tgp處的電壓將放電至比節(jié)點B處的電壓高Vt的門限電壓，從而導(dǎo)通第四晶體管M4。節(jié)點A處的電壓將通過第八晶體管M8放電至節(jié)點tgp處的電壓。第四晶體管M4將節(jié)點tp處的電壓上拉至電源電壓。這將使第二晶體管M2導(dǎo)通，并將輸出電壓-VouT上拉至電源電壓VDD，從而傳遞高電平輸出狀態(tài)。相應(yīng)地，節(jié)點D處的電壓經(jīng)第七晶體管M7被拉至與VDD減去門限電壓Vt相對應(yīng)的電壓。這將使第三晶體管導(dǎo)通，并將節(jié)點tn處的電壓拉至(VDD—Vt)—Vt=VDD—2Vt。一旦節(jié)點tn處的電壓達到與電源電壓VDD減門限電壓VT相對應(yīng)的電壓，第三晶體管M3就將截止。節(jié)點C處的電壓經(jīng)由第九晶體管M9連接至節(jié)點tn。相應(yīng)地，以下表3中示出了輸入為低電平的情況下不同節(jié)點處的電壓表3:<table>tableseeoriginaldocumentpage12</column></row><table>因此，以下表4中示出了在最壞情況下所有晶體管或設(shè)備的端子間的最大電壓表4:<table>tableseeoriginaldocumentpage12</column></row><table><formula>formulaseeoriginaldocumentpage13</formula>應(yīng)當(dāng)注意的是，所有電壓均在晶體管或設(shè)備的2.75V的容限范圍內(nèi)。用于減小外加電壓的所有門限電壓均反向偏置(體效應(yīng))。因此，門限Vt有所增加，并使外加電壓減小。還應(yīng)當(dāng)注意的是，該穩(wěn)定狀態(tài)下不存在靜態(tài)電流。應(yīng)當(dāng)注意的是，表3和表4中的上述數(shù)字僅選擇用于對本發(fā)明的基本原理予以說明。這些實際值不應(yīng)被認為是對于本發(fā)明的原理的限制。圖5示出了根據(jù)第三實施例的反相器的電路圖。根據(jù)第三實施例的電路圖基本上與根據(jù)第二實施例的電路圖相對應(yīng)。根據(jù)第三實施例的電路圖與根據(jù)第二實施例的電路圖的區(qū)別在于，前者提供了附加的晶體管M11-M14，以避免可能在浮置柵極上積累起來的電荷。第十一和第十四晶體管M11和M14是PM0S晶體管，第十二和第十三晶體管M12、M13是NMOS晶體管。因此，根據(jù)第三實施例的電路圖構(gòu)成了對于根據(jù)第二實施例的電路圖的改進。根據(jù)第二實施例，當(dāng)輸出電壓VouT為高電平時，一旦節(jié)點D處的電壓達到電源電壓VDD減門限電壓Vt，第七晶體管M7就將截止。然而，第七晶體管M7中的任意亞門限電流將使節(jié)點D處的電壓升高至高于與電源電壓VDD減門限電壓Vt相對應(yīng)的電壓。通過將處于截止?fàn)顟B(tài)下的第十一晶體管Mll耦合在節(jié)點D和節(jié)點tgp之間的方式可以避免節(jié)點D處電壓的升高，從而提供較高的阻抗。當(dāng)節(jié)點D處的電壓為高電平，與電源電壓減門限電壓Vt相對應(yīng)時，節(jié)點tgp處的電壓為低電平，并為第十一晶體管M11提供足夠的漏極源極電壓。第十一晶體管Mll始終截止，因此能夠充當(dāng)相對于節(jié)點D處的電壓的高電阻器。此外，第十一晶體管M11中的泄漏將對第七晶體管M7中的任意泄漏電流進行補償。配備第十二晶體管M12(NMOS)以避免晶體管M9上的任意亞門限電流。配備第十四晶體管M14(PMOS)以避免晶體管M8上的任意亞門限電流。相應(yīng)地，第十二晶體管M12連接至節(jié)點C，第十三晶體管M13連接至節(jié)點B，第十四晶體管M14連接至節(jié)點A，因而這三個晶體管均充當(dāng)高電阻器。第十一晶體管M11的柵極耦合至電源電壓VDD，其源極連接至節(jié)點tgp，其漏極連接至第三晶體管M3的柵極。第十二晶體管M12的柵極耦合至VSS，其源極耦合至節(jié)點tgn，其漏極耦合至節(jié)點C，即第二晶體管M2的柵極。第十三晶體管M13的柵極耦合至VSS，同時其漏極耦合至節(jié)點tn，且其源極耦合至節(jié)點B，即第六晶體管M6的柵極。第十四晶體管M14的柵極耦合至電源電壓VDD，其源極耦合至節(jié)點tp，且其漏極耦合至節(jié)點A，即第五晶體管M5的柵極。圖6示出了反相器的傳遞函數(shù)圖。具體而言，實線描繪了輸入電壓V,而虛線描繪了輸出電壓VouT。圖7示出了反相器的傳遞函數(shù)圖以及中間信號。相應(yīng)地，描繪了輸入信號VN(in)、輸出信號VN(out)、柵極tgn處的信號VN(tgn)、節(jié)點tgp處的信號VN(tgn)、節(jié)點tn處的信號VN(tn)、以及節(jié)點tp處的信號VN(tp)。圖8示出了輸入信號、輸出信號以及中間信號的瞬態(tài)結(jié)果圖。在頂部的圖中，示出了反相器的輸入和輸出信號V^、V0UT。在中間的圖中，示出了節(jié)點tgn和tgp處的信號。在底部的圖中，示出了節(jié)點tn和tp處的信號。圖9示出了針對不同工藝拐點(processcorner)的輸入、輸出和中間信號的另一瞬態(tài)結(jié)果圖。在頂部的圖中，示出了反相器的輸入和輸出信號。在中間的圖中，示出了節(jié)點tgn和tgp處的信號。在底部的圖中，示出了節(jié)點tn和tp處的信號。圖10示出了根據(jù)第四實施例的電平移位器電路的電路圖。該電平移動器包括兩個輸出VouTBAR和VouT。第一和第三晶體管M1、M3耦合在輸出VouT和Vss之間。第二和第四晶體管M2、M4稱合在Vout和第二電源電壓VDD2之間。第五和第十六晶體管M5、M16耦合在輸出VouTBAR和Vss之間。第六和第十五晶體管耦合在VouTBAR和第二電源電壓VDD2之間。第五晶體管M5耦合在輸出VouTBAR和節(jié)點tgn之間。第十六晶體管M16稱合在節(jié)點tgn和Vss之間。第八晶體管M8耦合在第五晶體管M5的柵極與第十五和第六晶體管M15、M6之間的節(jié)點之間。第十晶體管M10耦合在第六晶體管M6的柵極與第五和第十六晶體管M16之間的節(jié)點之間。第十四晶體管M14耦合在第五和第十五晶體管M5、M15的柵極之間。第十一晶體管M11耦合在第四和第三晶體管M4、M3的柵極之間。第十四和第十一晶體管M14和M11的柵極耦合在一起并耦合至VDD2。第十三晶體管M13耦合在第六和第十六晶體管M6、M16的柵極之間。第十二晶體管M12耦合在第一和第二晶體管M、M2的柵極之間。第十三和第十二晶體管M13和M12的柵極耦合在一起并耦合至VSS。第七晶體管M7耦合在第三晶體管M3的柵極與第四和第二晶體管M4、M2間的節(jié)點tp之間。第九晶體管M9耦合在第二晶體管M2的柵極與第三和第一晶體管M3、Ml間的節(jié)點tp之間。第四晶體管M4的柵極同第十五和第六晶體管M15、M6間的節(jié)點耦合。第十五晶體管M15的柵極耦合至節(jié)點tp。晶體管M8和M7的柵極同晶體管M14和M11的柵極耦合。晶體管M10和M9的柵極同晶體管M12和M13的柵極耦合。晶體管M16的柵極耦合至輸入Vw，后者同反相器INV1的輸入耦合。反相器INV1耦合至電源電壓VDD1和VSS。因此，基于本發(fā)明的原理提出了一種電平移位器，從而使得CMOS設(shè)備可以同增加了的信令電壓一起使用。因此，根據(jù)第一、第二、第三或第四實施例的電路支持使用具有較高電源電壓的低電壓工藝晶體管或設(shè)備，同時還避免了靜電電流消耗。上述電路可以實現(xiàn)于移動電話或需要低功耗電路的任何其它設(shè)備?？偠灾?，利用根據(jù)第一、第二、第三或第四實施例描述的電路，可以將提供2.5V工藝晶體管的65nm工藝技術(shù)晶體管輸入和輸出的3.3V信令相結(jié)合，其中，2.5V工藝晶體管僅僅可以容忍2.75V的最大電壓，而輸入/輸出電壓可以上升至3.6V。上述原理同樣適用于晶體管電源電壓減小了的未來工藝。由于將繼續(xù)提出對于同高電壓設(shè)備接口的需要，因而上述電路對于即將出現(xiàn)的工藝是十分有益的。應(yīng)當(dāng)注意的是，上述實施例是為了說明而不是限制本發(fā)明的，并且，本領(lǐng)域技術(shù)人員將能夠在不背離所附權(quán)利要求范圍的前提下設(shè)計出許多可選實施例。在權(quán)利要求中，位于圓括號間的參考標(biāo)記不應(yīng)被解釋為對權(quán)利要求的限制。詞語"包括"不排除存在權(quán)利要求所列元件或步驟以外的其它元件或步驟，元件前的詞語"一"或"一個"不排除存在多個這樣的元件。在列舉了若干器件的設(shè)備權(quán)利要求中，這些器件中的若干器件可以用同一硬件予以實現(xiàn)。在互不相同的從屬權(quán)利要求中陳述特定措施這一事實，并不表示不能有利地將這些措施結(jié)合使用。此外，在權(quán)利要求中的任何參考標(biāo)記不應(yīng)被視為對權(quán)利要求范圍的限制。權(quán)利要求1、一種電子電路，包括輸入(VIN)，用于將第一電壓域的電路耦合至電子電路，第一、第二、第三和第四晶體管，耦合在電源電壓(VDD)和電壓(VSS)之間，其中，第三晶體管(M1)耦合在所述電壓(VSS)和第一節(jié)點(tn)之間，其中，第二晶體管(M2)耦合在第二節(jié)點(tp)和輸出(VOUT)之間，其中，第三晶體管(M3)耦合在第一節(jié)點(tn)和輸出(VOUT)之間，其中，第四晶體管(M4)耦合在電源電壓(VDD)和第二節(jié)點(tp)之間，第一參考電壓發(fā)生單元(RC)，接收第一節(jié)點(tn)處的電壓以及所述電壓(VSS)作為輸入，其中，所述第一參考電壓發(fā)生單元的輸出耦合至第二晶體管(M2)的柵極，以及第二參考電壓發(fā)生單元(RD)，接收電源電壓(VDD)以及第二節(jié)點(tp)處的電壓作為輸入，其中，所述第二參考電壓發(fā)生單元的輸出耦合至第三晶體管(M3)的柵極，其中，第一和第二參考電壓發(fā)生單元(RD、RC)根據(jù)第一、第二、第三或第四晶體管(M1-M4)的邏輯狀態(tài)中的至少一個產(chǎn)生參考電壓。2、根據(jù)權(quán)利要求l所述的電子電路，其中，第一參考電壓發(fā)生單元(RC)是作為耦合在第一節(jié)點(tn)和第二晶體管(M2)的柵極之間的第九晶體管(M9)予以實現(xiàn)的，并且第二參考電壓發(fā)生單元(RD)是作為耦合在第二節(jié)點(tp)和第三晶體管(M3)的柵極之間的第七晶體管(M7)予以實現(xiàn)的，第七晶體管(M7)的柵極耦合至電源電壓(VDD)，第九晶體管(M9)的柵極耦合至所述電壓(VSS)。3、根據(jù)權(quán)利要求1所述的電子電路，其中，第一和第三晶體管(M1、M3)屬于第一導(dǎo)電類型，第二和第四晶體管(M2、M4)屬于第二導(dǎo)電類型。4、根據(jù)權(quán)利要求1或2所述的電子電路，還包括第五晶體管(M5)，耦合在輸入(V1N)和第一晶體管(Ml)的柵極之間，第六晶體管，耦合在輸入(VIN)和第四晶體管(M4)的柵極之間，第三參考電壓發(fā)生單元(RA)，接收電源電壓(VDD)以及第三節(jié)點(tgp)處的電壓作為輸入，其中，所述第三參考電壓發(fā)生單元的輸出耦合至第五晶體管(M5)的柵極，以及第四參考電壓發(fā)生單元(RB)，接收所述電壓(VSS)以及第四節(jié)點(tgn)處的電壓作為輸入信號，其中，所述第四參考電壓發(fā)生單元的輸出耦合至第六晶體管(M6)的柵極，其中，第三和第四參考電壓發(fā)生單元(RA、RD)分別根據(jù)第四晶體管(M4)的柵極和第一晶體管(Ml)的柵極處的邏輯狀態(tài)產(chǎn)生參考電壓。5、根據(jù)權(quán)利要求4所述的電子電路，其中，第三參考電壓發(fā)生電路(RA)是作為耦合在第四和第五晶體管(M4、M5)的柵極之間的第八晶體管(M8)予以實現(xiàn)的，并且第四參考電壓發(fā)生單元(RB)是作為耦合在第四節(jié)點(tgn)和第六晶體管(M6)的柵極之間的第十晶體管(M10)予以實現(xiàn)的，第八晶體管(M8)的柵極耦合至電源電壓(VDD)，第十晶體管(M10)的柵極耦合至所述電壓(VSS)。6、根據(jù)權(quán)利要求5所述的電子電路，還包括第十一晶體管，耦合在第四節(jié)點(tgp)和第三晶體管(M3)的柵極之間，第十二晶體管，耦合在第一晶體管和第二晶體管(M2)的柵極之間，第十三晶體管(M13)，耦合在第一節(jié)點(tn)和第六晶體管(M6)的柵極之間，以及第十四晶體管(M14),耦合在第二節(jié)點(tp)和第五晶體管(M5)的柵極之間，其中，第十一和第十四晶體管(Mll、M14)的柵極耦合至電源電壓(VDD)，第十二和第十三晶體管(M12、M13)的柵極耦合在一起并耦合至所述電壓(VSS)。7、一種電子設(shè)備，包括輸入(VIN)，用于將第一電壓域的電路耦合至電子設(shè)備，第一、第二、第三和第四晶體管，耦合在電源電壓(VDD)和電壓(VSS)之間，其中，第三晶體管(M1)耦合在所述電壓(VSS)和第一節(jié)點(tn)之間，其中，第二晶體管(M2)耦合在第二節(jié)點(tp)和輸出(V0UT)之間，其中，第三晶體管(M3)耦合在第一節(jié)點(tn)和輸出(V0UT)之間，其中，第四晶體管(M4)耦合在電源電壓(VDD)和第二節(jié)點(tp)之間，第一參考電壓發(fā)生單元(RC),接收第一節(jié)點(tn)處的電壓以及所述電壓(VSS)作為輸入，其中，所述第一參考電壓發(fā)生單元的輸出耦合至第二晶體管(M2)的柵極，以及第二參考電壓發(fā)生單元(RD)，接收電源電壓(VDD)以及第二節(jié)點(tp)處的電壓作為輸入，其中，所述第二參考電壓發(fā)生單元的輸入耦合至第三晶體管(M3)的柵極，其中，第一和第二參考電壓發(fā)生單元(RD、RC)根據(jù)第一、第二、第三或第四晶體管(Ml-M4)的邏輯狀態(tài)中的至少一個產(chǎn)生參考電壓。8、一種電平移位器電路，包括輸入(VIN)和兩個輸出(Vout、V0UTBAR)以及根據(jù)權(quán)利要求1至6中任意一項所述的電子電路。全文摘要提供了一種電子電路，包括用于將第一電壓域的電路耦合至電子電路的輸入(V_IN)；以及耦合在電源電壓(VDD)和電壓(VSS)之間的第一、第二、第三和第四晶體管。第三晶體管(M1)耦合在所述電壓(VSS)和第一節(jié)點(tn)之間。第二晶體管(M2)耦合在第二節(jié)點(tp)和輸出(V_OUT)之間。第三晶體管(M3)耦合在第一節(jié)點(tn)和輸出(V_OUT)之間。第四晶體管(M4)耦合在電源電壓(VDD)和第二節(jié)點(tp)之間。第一參考電壓發(fā)生單元(RC)接收第一節(jié)點(tn)處的電壓以及所述電壓(VSS)作為輸入，并且其輸出耦合至第二晶體管(M2)的柵極。第二參考電壓發(fā)生單元(RD)接收電源電壓(VDD)以及第二節(jié)點(tp)處的電壓作為輸入，并且其輸入耦合至第三晶體管(M3)的柵極。第一和第二參考電壓發(fā)生單元(RD、RC)根據(jù)第一、第二、第三或第四晶體管(M1-M4)的邏輯狀態(tài)中的至少一個產(chǎn)生參考電壓。文檔編號H03K19/0185GK101421926SQ200780013297公開日2009年4月29日申請日期2007年4月11日優(yōu)先權(quán)日2006年4月12日發(fā)明者達爾馬雷·M·內(nèi)達爾吉申請人:Nxp股份有限公司