專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括有可構(gòu)成邏輯電路陣列的電子集成電路。
本發(fā)明在我們的專利說明書GBB-2180382中所公開的可構(gòu)成邏輯電路陣列中特別有用(GBB-2180382所公開的內(nèi)容結(jié)合在此作為參考)。該說明書中的邏輯電路陣列包括一個分立的地點或單元的矩陣。每一單元處是一個用于完成簡單邏輯功能的邏輯電路。通常，簡單邏輯功能是由兩個輸入“與非”門完成的。
這種陣列能被編程以根據(jù)需要構(gòu)成各種“與非”門來完成各種不同的邏輯功能。邏輯功能之一被稱為鎖存功能。在GBB-2180382中公開的邏輯陣列中，鎖存功能是利用四個“與非”門完成的。
這有一個缺點，即需要邏輯陣列完成的鎖存功能越多，則剩下完成其它功能的“與非”門越少。這會減小陣列的總有效性。
本發(fā)明的一個目的是通過提供一個附加邏輯電路克服這一缺點。它在每個分立單元處的每個邏輯電路中增加一個附加邏輯電路，使每個單元具有更大的編程能力，從而提高陣列的總利用率。
根據(jù)本發(fā)明，提供了一種GBB-2180382權(quán)利要求1所提出可構(gòu)成的半導(dǎo)體集成電路。它如所制成的那樣包括一個區(qū)域，其中在各分立單元處分別形成有多個邏輯電路，每個邏輯電路具有一個有限的簡單邏輯功能的能力，并且只能完成一個簡單的邏輯功能，同時還在邏輯電路的輸入和輸出間形成有一個有限的信號傳送系統(tǒng)，承擔(dān)輸入輸出間的直接連接通路，每個都可選為導(dǎo)通狀態(tài)，對每個邏輯電路說這些通路從其輸出端延伸至第一組其它邏輯電路的輸入端，并從其輸入端延伸至第二組其它邏輯電路的輸出端，所有組(所有邏輯電路)中，每組都與其它組不同，其不同的特征在于，集成電路還在各分立的組或單元中包括一附加邏輯電路，該附加邏輯電路在組或單元邏輯電路中被配置得使其可由控制裝置有選擇地控制以使構(gòu)成單元的邏輯電路和附加邏輯電路能起到第一或第二不同的簡單邏輯功能的作用。
附加邏輯電路包括一個倒相器，它與單元中邏輯電路中的一個倒相器并列和以背對背的關(guān)系安排著，以作為一個鎖存機構(gòu)、一個第一開關(guān)裝置和一個第二開關(guān)裝置工作。
第一開關(guān)裝置最好是一個包括第一和第二晶體管的傳輸門，該傳輸門可被從邏輯電路輸入到其中的信號控制為關(guān)閉和開啟狀態(tài)，第二開關(guān)裝置包括一個單一的晶體管，其導(dǎo)通狀態(tài)由上述控制裝置控制。
為方便起見，控制裝置由一門控制信號構(gòu)成，當(dāng)該信號存在時，引起該單個晶體管處于導(dǎo)通狀態(tài)，結(jié)果使傳輸門短路而不工作，因而，該單元僅作為“與非”門工作。
當(dāng)門控制信號不存在時，引起該單個晶體管處于非導(dǎo)通狀態(tài)，而使傳輸門被控制于開啟和關(guān)閉狀態(tài)，單元僅作為鎖存電路工作。
邏輯電路包括一邏輯門電路，其排列使輸入信號通過傳輸門的暫態(tài)時間短于同一信號通過邏輯門電路的暫態(tài)時間，進而導(dǎo)致傳輸門關(guān)閉和開啟狀態(tài)間的快速轉(zhuǎn)換。
本發(fā)明的另一構(gòu)思是將許多單個單元級聯(lián)，構(gòu)成鎖存電路功能以形成移位寄存器。
通過參照附圖
和本發(fā)明的一實施范例的說明將會更容易地理解本發(fā)明。
附圖是兩個互連邏輯電路或單元的示意圖，根據(jù)本發(fā)明，每個邏輯電路都包括一個附加邏輯電路。
參看附圖，為方便起見，各單元中同樣元件將用相同符號表示。所示的兩個單元是主鎖存單元MC和受控鎖存單元SC。
每個單元包括一個基本的兩輸入“與非”門G1和一個倒相器形成的輸出緩沖器I1，以及另一個倒相器I2。參看主單元MC，門G1的一個輸入CK將時鐘信號從多路轉(zhuǎn)接器MUX1傳送到單元，另一輸入D將數(shù)據(jù)信號從另一多路轉(zhuǎn)接器MUX2傳送至單元中。
附加邏輯電路C連接在“與非”門G1和輸出緩沖器I1之間。通過利用來自比特存貯器BS的控制信號(BS也為多路轉(zhuǎn)接器MUX1和MUX2提供控制信號)，使附加邏輯電路將單元的“與非”門功能變?yōu)殒i存電路功能。
附加邏輯電路包括一個附加倒相器I3，它與I2在現(xiàn)有邏輯電路中并聯(lián)和具有背對背的關(guān)系，并被安排起到鎖存機構(gòu)的作用。另外還包括一個倒相器I4用于將來自單元MC的輸入CK的時鐘信號變換至單元SC的晶體管T2。
電路中還有兩個開關(guān)裝置，第一開關(guān)裝置包括兩個反極性的晶體管T1和T2，它們并聯(lián)形成一傳輸門。第二開關(guān)裝置是一單個晶體管T3作為一個簡單開關(guān)。
在運行中，對單元(包括邏輯電路和附加邏輯電路)進行選擇以使其作為“與非”門工作或作為鎖存器工作，這選擇是受門控制信號GCS控制的，這信號GCS是從比特存貯器BS中產(chǎn)生的。當(dāng)信號GCS存在時，使晶體管T3導(dǎo)通，而開關(guān)將使形成傳輸門的晶體管T1和T2短路，使傳輸門不工作。
在這種情況下，單元只作為一個“與非”門工作。
另一方面，當(dāng)GCS信號不存在時，晶體管T3不導(dǎo)通，而晶體T1和T2這時由來自“與非”門G1輸出端CK的時鐘信號控制。該時鐘信號一方面被直接加到晶體管T1，另一方面通過倒相器I4加到晶體管T2，與此同時，門G1自身主要的輸出OP加到傳輸門。這時由傳輸門(T1+T2)傳輸?shù)妮敵鯫P被由倒相器I2和I3組成的鎖存機構(gòu)有效地鎖存。在這種情況下，單元只完成鎖存電路的功能。
下表總結(jié)了鎖存功能的運行及傳輸門的控制。
表1<
>當(dāng)輸入信號CK處于二進制1的狀態(tài)并且傳輸門關(guān)閉時，鎖存器(I1和I3)跟隨輸入D上的數(shù)據(jù)信號變化。然而，為防止在傳輸門將要開啟時，存在鎖存器中的信號丟失，送給傳輸門的信號必須足夠快以便在門G1輸入端上的信號在鎖存器(I2+I3)中起作用前，使開關(guān)的狀態(tài)發(fā)生變化。因而，由于把信號傳送到傳輸門的暫態(tài)時間比信號通過“與非”門G1自己的暫態(tài)時間短，于是就實現(xiàn)了鎖存器(I2+I3)的快速轉(zhuǎn)換。在實際應(yīng)用包括工作于上述鎖存模式并進而聯(lián)接成移位寄存器的若干單元(這樣的兩級被示為主單元MC和受控單元SC)的本發(fā)明時，可以很方便地利用前一單元的倒相器I4的倒相輸出作為下一單元的倒相時鐘輸入。
在這樣一種電路配置中，很顯然，本領(lǐng)域的技術(shù)人員利用多個鎖存器級聯(lián)可形成一個適用的移位寄存器，這樣形成的移位寄存器不僅能增加運行速度，而且能更有效地利用陣列本身。
權(quán)利要求
1.一種可制成的半導(dǎo)體集成電路包括一個區(qū)域，該區(qū)域是由在各分立單元處的多個邏輯電路分別形成的，每個邏輯電路具有一個有限的簡單邏輯功能的能力并只能完成簡單邏輯功能，同時該區(qū)域還有在邏輯電路的輸入和輸出間形成一個有限的信號的傳送系統(tǒng)，用來承擔(dān)輸入、輸出間的直接通路，每一通路當(dāng)選至其導(dǎo)通狀態(tài)時，對每個邏輯電路說，這些通路從其輸出端延伸至第一組其它邏輯電路的輸入端，并從其輸入端延伸至第二組其它邏輯電路的輸出端，所有的組(所有邏輯電路)中，每組都與其它組不同，此集成電路的特征在于在各分立單元中還包括一附加邏輯電路(C)，該附加邏輯電路在單元邏輯電路中被配置得使其可由控制裝置(GCS)有選擇地控制以使構(gòu)成單元的邏輯電路和附加邏輯電路能執(zhí)行第一或第二不同的簡單邏輯功能。
2.權(quán)利要求1的集成電路，其中，附加邏輯電路(C)包括一倒相器(I3)，它與單元中的邏輯電路的倒相器(I2)安排為并聯(lián)和背對背的關(guān)系，作為鎖存機構(gòu)，第一開關(guān)裝置(T1，T2)和第二開關(guān)裝置(T3)。
3.權(quán)利要求2的集成電路，其中第一開關(guān)裝置(T1，T2)是一個包括第一晶體管(T1)和第二晶體管(T2)的傳輸門，傳輸門(T1，T2)可由來自上述邏輯電路的傳送給傳輸門的信號控制關(guān)閉和開啟。
4.權(quán)利要求2或3的集成電路，其中，第二開關(guān)裝置包括一單一晶體管(T3)，其導(dǎo)通狀態(tài)由上述控制裝置(GCS)控制。
5.權(quán)利要求4的集成電路，其中，控制裝置(GCS)由門控制信號(GCS)構(gòu)成，當(dāng)該信號存在時，引起單一晶體管(T3)處于導(dǎo)通狀態(tài)，并將傳輸門(T1、T2)短路使其不工作，這樣，單元只起“與非”門功能的作用。
6.權(quán)利要求4的集成電路，其中，控制裝置由門控制信號(GCS)構(gòu)成，當(dāng)該信號不存在時，引起單一晶體管(T3)處于非導(dǎo)通狀態(tài)，使傳輸門(T1，T2)被控制于開啟和關(guān)閉的工作狀態(tài)，這樣單元只起鎖存功能。
7.權(quán)利要求6的集成電路，其中邏輯電路包括一邏輯門電路(G1)，上述邏輯門電路(G1)的配置使把輸入信號傳遞到傳輸門的暫態(tài)時間比同一信號通過邏輯門電路(G1)的暫態(tài)時間短，進而使傳輸門在關(guān)閉和開啟狀態(tài)之間快速轉(zhuǎn)換。
8.權(quán)利要求6或7的集成電路，其中多個構(gòu)成鎖存電路的分立單元，級聯(lián)成一個移位寄存器。
全文摘要
本發(fā)明涉及GBB-2180382中所公開的可構(gòu)成邏輯電路陣列的半導(dǎo)體集成電路。這種陣列編程可以在其中構(gòu)成多個“與非”門(G1)來完成各種不同的邏輯功能。本發(fā)明特別涉及在各單元處提供一個可由控制裝置(GCS)控制的附加邏輯電路(C)，以使邏輯電路和附加邏輯電路(C)完成簡單“與非”邏輯功能或簡單鎖存邏輯功能。
文檔編號H03K19/173GK1043839SQ89109119
公開日1990年7月11日 申請日期1989年12月8日 優(yōu)先權(quán)日1988年12月9日
發(fā)明者理查德·朱利·克立弗, 肯尼思·奧斯汀 申請人:皮金頓微電子有限公司