系統(tǒng)時鐘調(diào)整電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及系統(tǒng)時鐘調(diào)整電路，尤其涉及一種簡化的系統(tǒng)時鐘調(diào)整電路。
【背景技術(shù)】
[0002]系統(tǒng)時鐘調(diào)整在廣播通信中有著廣泛的用途。由于時鐘偏移的存在，本地時鐘和廣播時鐘會有差別，當(dāng)這種差別積累到一定程度，應(yīng)用系統(tǒng)必須做出相應(yīng)調(diào)整，否則廣播數(shù)據(jù)的輸入沖將溢出，而解碼輸出將出現(xiàn)時間錯誤。為了解決本地和廣播時鐘的差別，通常會由系統(tǒng)先計算出差別大小，然后根據(jù)差別的數(shù)值經(jīng)過DA數(shù)模轉(zhuǎn)換電路給出一個電壓值，由這個電壓來控制外部壓控晶體振蕩器(VCX0)，大大增加了系統(tǒng)的復(fù)雜度和成本。目前基本上不采用這種方案。
[0003]除此之外，還有一些系統(tǒng)采用內(nèi)部的震蕩器，給系統(tǒng)PLL提供一個可調(diào)整的輸入時鐘。這種方案要比前者面積小，系統(tǒng)也省掉了 VCX0。但是這種方案采用的是模擬電路設(shè)計，不僅要單獨設(shè)計，而且芯片布局、布線也要有特殊考慮。從而增加了系統(tǒng)設(shè)計的復(fù)雜度和設(shè)計的風(fēng)險。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種簡化的時鐘調(diào)整電路，其采用純數(shù)字電路設(shè)計，不僅避免系統(tǒng)外部附加器件，而且可以避免內(nèi)部模擬電路的繁瑣設(shè)計。
[0005]本發(fā)明的時鐘調(diào)整電路包括配置電路、計數(shù)電路和控制電路。配置電路用于根據(jù)接收的指令配置計數(shù)電路所需要的參數(shù)；計數(shù)電路，用于根據(jù)配置電路配置的參數(shù)選擇計數(shù)值，計數(shù)滿后發(fā)出控制信號給控制電路；控制電路，用于在接受到計數(shù)電路的控制信號后抑制時鐘脈沖，并提供調(diào)整后的時鐘。
[0006]時鐘調(diào)整電路中的配置電路，其接收到的指令包括時鐘相差數(shù)值，這種時鐘相差數(shù)值根據(jù)大小和正負(fù)分為32個等級，并將等級作為所述參數(shù)，并且時鐘相差數(shù)值決定控制電路抑制脈沖的頻率。
[0007]時鐘調(diào)整電路還包括系統(tǒng)處理器、分頻電路和時鐘調(diào)整電路。系統(tǒng)處理器用于向配置電路發(fā)送指令；分頻電路用于對控制電路抑制的時鐘脈沖進行分頻輸出，其作用為提供計數(shù)電路的輸入時鐘，系統(tǒng)時鐘為27MHz，計數(shù)電路的輸入時鐘為遠(yuǎn)超過27MHz的一個頻率，經(jīng)過分頻后要稍微大于27MHz ;控制電路由一個與門構(gòu)成。
[0008]本發(fā)明的優(yōu)點在于是純數(shù)字電路設(shè)計，可以取代現(xiàn)有系統(tǒng)中外部昂貴的VCX0，同時不需要芯片內(nèi)部重新設(shè)計模擬電路來調(diào)整輸入時鐘，從設(shè)計復(fù)雜度和芯片面積兩方面考慮都有更好的效果。
【附圖說明】
[0009]圖1為根據(jù)本發(fā)明一實施例的時鐘調(diào)整電路的結(jié)構(gòu)示意圖。
[0010]圖2為根據(jù)本發(fā)明另一實施例的時鐘調(diào)整電路的結(jié)構(gòu)示意圖。
[0011]圖3為根據(jù)本發(fā)明一實施例中時鐘調(diào)整電路的控制電路的工作波形圖。
【具體實施方式】
[0012]本發(fā)明的設(shè)計方案是純數(shù)字電路，易與系統(tǒng)其他部分融合，從而大大降低了系統(tǒng)的設(shè)計復(fù)雜度。下面以機頂盒系統(tǒng)為例進行說明。
[0013]機頂盒方案中多采用外部VCX0或者內(nèi)部調(diào)整鎖相環(huán)抖動(PLL jitter)的方法來加快、放慢系統(tǒng)時鐘，從而達到調(diào)節(jié)本地時鐘，使其和廣播時鐘匹配的目的。
[0014]如圖1所示，本發(fā)明的時鐘調(diào)整電路主要由三部分電路組成:配置電路11、計數(shù)電路12和控制電路13。系統(tǒng)通過檢測本地時鐘，并和廣播碼流里面自帶的時鐘進行比較，得到時鐘相差數(shù)值。配置電路11根據(jù)時鐘相差數(shù)值的大小設(shè)置時鐘調(diào)整電路的調(diào)整力度。調(diào)整力度通過配置計數(shù)電路12而體現(xiàn)出來?？刂齐娐?3則根據(jù)計數(shù)電路來抑制時鐘脈沖，通過抑制時鐘脈沖可以人為的放慢系統(tǒng)速度。這三部分電路構(gòu)成了一個完整的時鐘調(diào)整電路。
[0015]圖2為根據(jù)本發(fā)明另一實施例的時鐘調(diào)整電路的結(jié)構(gòu)示意圖。在圖2所示實施例中，系統(tǒng)時鐘調(diào)整電路進一步包括系統(tǒng)處理器14、鎖相環(huán)15和分頻電路16。
[0016]系統(tǒng)處理器14首先把本地時間和廣播發(fā)射時間進行比較，由于機頂盒系統(tǒng)規(guī)定系統(tǒng)的27MHz時鐘差值必須在+/_50ppm，這個是在設(shè)計鎖相環(huán)時要注意的主要參數(shù)。所以本地時間和廣播發(fā)射端時鐘間最大為50ppm，調(diào)整范圍則是lOOppm?？紤]到時鐘誤差的累計效應(yīng)，系統(tǒng)處理器14應(yīng)該一直檢測本地時間STC和廣播發(fā)射端時間SCR的差別。本地時鐘STC由本地系統(tǒng)時鐘計數(shù)產(chǎn)生，廣播發(fā)射時鐘端SCR則嵌入在碼流里面。系統(tǒng)處理器14計算本地時間STC和廣播發(fā)射端時間SCR的差值(STC-SCR)，即時鐘相差數(shù)值。時鐘相差數(shù)值根據(jù)大小和正負(fù)分為32個等級。等級的大小根據(jù)正負(fù)分為0~15和16~32兩部分，每個部分等同于50ppm的范圍，等比例分為16個區(qū)域。然后系統(tǒng)處理器14按照(STC-SCR)的差值選擇對應(yīng)的等級，向配置電路11發(fā)送指令，將等級作為參數(shù)通過配置電路11來控制計數(shù)電路12。
[0017]計數(shù)電路12的輸入時鐘是遠(yuǎn)超過27MHz的一個頻率，由鎖相環(huán)15產(chǎn)生。這里要注意一點:為了保證系統(tǒng)同時具有加快和減慢本地時間的能力，計數(shù)電路12的輸入時鐘經(jīng)過分頻后要稍微大于27MHz。根據(jù)等級參數(shù)，計數(shù)電路12選擇相對應(yīng)的數(shù)值來計算。一旦計數(shù)滿，則發(fā)出一個控制信號給控制電路13。
[0018]控制電路13的作用簡單講就是屏蔽掉一個時鐘脈沖。控制電路由一個與門構(gòu)成，相當(dāng)簡單。唯一需要考慮的就是在后端時鐘電路布線時滿足控制信號和時鐘沒有毛刺(glitch)即可。與門的一個輸入端輸入本地時鐘，另一個輸入端則輸入計數(shù)電路的控制信號，與門的輸出端給出系統(tǒng)的時鐘源。參考圖3，計數(shù)電路12的輸入時鐘出鎖相環(huán)15提供，控制電路13的輸出波形顯示出，控制電路13輸出的時鐘(output clock)相應(yīng)地被抑制了一個時鐘脈沖。
[0019]總而言之，系統(tǒng)根據(jù)本地時間和廣播時間的時鐘差值，決定了控制電路13抑制掉脈沖的頻率。如果本地時間落后于廣播時間，這意味著本地時鐘需要加快，需要相應(yīng)采用較大的計數(shù)值，這樣計數(shù)電路的輸出頻率就小，從而抑制掉PLL輸出的脈沖少，系統(tǒng)時鐘頻率就增加，從而使得本地時間逐步加快，并趕上廣播時間。并且，本地時間相對廣播時間的落后差值(STC-SCR)越大，則需要采用越大的計數(shù)值。反之，如果本地時間超前，則需減慢本地時鐘。采用比較小的計數(shù)值能提高屏蔽PLL輸出時鐘脈沖的個數(shù)，這就導(dǎo)致系統(tǒng)時鐘頻率降低，達到延緩本地時鐘的目的，使其逐漸和廣播時鐘相匹配。
[0020]控制電路13輸出的信號是系統(tǒng)需要的時鐘源，再經(jīng)過分頻電路16進行分頻后可以得到所需要的27MHz的系統(tǒng)時鐘，即調(diào)整后的音視頻(AV)時鐘。在此，利用分頻電路16，直接把所需要的27MHz的機頂盒系統(tǒng)時鐘從控制電路13輸出的時鐘源分頻得到，以省掉一個鎖相環(huán)，也因而節(jié)省了芯片面積。
[0021]本發(fā)明的優(yōu)點在于是純數(shù)字電路設(shè)計，不僅排除系統(tǒng)外部附加系統(tǒng)，而且可以避免內(nèi)部模擬電路的繁瑣設(shè)計。目前芯片工藝不斷發(fā)展，芯片為了降低成本需要不斷跟進先進的生產(chǎn)工藝，模擬電路不可避免必須重復(fù)設(shè)計，從而增加系統(tǒng)設(shè)計復(fù)雜度和流片風(fēng)險。純數(shù)字電路可以完全避免這方面的問題，而且這部分的電路面積也很小，進一步減少了系統(tǒng)成本。
【主權(quán)項】
1.一種時鐘調(diào)整電路，其特征在于，包括: 配置電路，用于根據(jù)接收到的指令來配置參數(shù)； 計數(shù)電路，用于根據(jù)所述參數(shù)選擇計數(shù)值，計數(shù)滿后發(fā)出控制信號； 及控制電路，用于在接收到所述控制信號后抑制時鐘脈沖，提供調(diào)整后的系統(tǒng)時鐘。2.根據(jù)權(quán)利要求1所述的時鐘調(diào)整電路，其特征在于，配置電路接收到的指令包括時鐘相差數(shù)值。3.根據(jù)權(quán)利要求2所述的時鐘調(diào)整電路，其特征在于，所述時鐘相差數(shù)值根據(jù)大小和正負(fù)分為32個等級，并將等級作為所述參數(shù)。4.根據(jù)權(quán)利要求2所述的時鐘調(diào)整電路，其特征在于，時鐘相差數(shù)值決定控制電路抑制脈沖的頻率。5.根據(jù)權(quán)利要求1或2所述的時鐘調(diào)整電路，其特征在于，還包括系統(tǒng)處理器，用于向配置電路發(fā)送指令。6.根據(jù)權(quán)利要求1所述的時鐘調(diào)整電路，其特征在于，還包括分頻電路，用于對控制電路抑制的時鐘脈沖進行分頻輸出。7.根據(jù)權(quán)利要求6所述的時鐘調(diào)整電路，其特征在于，用于提供計數(shù)電路的輸入時鐘。8.根據(jù)權(quán)利要求7所示的時鐘調(diào)整電路，其特征在于，系統(tǒng)時鐘為27MHz，計數(shù)電路的輸入時鐘為遠(yuǎn)超過27MHz的一個頻率，經(jīng)過分頻后要稍微大于27MHz。9.根據(jù)權(quán)利要求1所述的時鐘調(diào)整電路，其特征在于，控制電路由一個與門構(gòu)成。
【專利摘要】本發(fā)明公布了一種系統(tǒng)時鐘調(diào)整電路，不僅避免系統(tǒng)外部附加器件，而且可以避免內(nèi)部模擬電路的繁瑣設(shè)計。它由三部分電路組成：配置電路、計數(shù)電路和控制輸出電路。系統(tǒng)通過檢測本地時鐘，并和廣播碼流里面自帶時鐘進行比較。根據(jù)相差數(shù)值的大小，通過配置電路設(shè)置時鐘調(diào)整電路的調(diào)整力度和方向，調(diào)整力度通過計數(shù)電路體現(xiàn)出來?？刂戚敵鰟t根據(jù)計數(shù)電路來抑制時鐘脈沖，通過抑制時鐘脈沖可以人為的放慢系統(tǒng)速度。這三部分電路構(gòu)成了一個完整的時鐘調(diào)整電路。本發(fā)明為純數(shù)字電路設(shè)計，從設(shè)計復(fù)雜度和芯片面積兩方面考慮都有更好的效果。
【IPC分類】H03L7/099
【公開號】CN105281759
【申請?zhí)枴緾N201510689329
【發(fā)明人】張鐳, 李春峰
【申請人】西安中科晶像光電科技有限公司
【公開日】2016年1月27日
【申請日】2015年10月23日