一種電壓檢測(cè)延時(shí)屏蔽電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及一種電壓檢測(cè)延時(shí)屏蔽電路。
【背景技術(shù)】
[0002]目前，市場(chǎng)現(xiàn)有一類帶延時(shí)電路的電壓檢測(cè)電路的工作時(shí)序如下:
[0003]如圖1所示，描述如下:
[0004]①當(dāng)VIN端輸入電壓高于釋放電壓Release Voltage(VDR)，這個(gè)電壓將逐步降低。當(dāng)VIN端輸入電壓高于檢測(cè)電壓Detect Voltage(VDF)，輸出電壓與輸入電壓相等。
[0005]②當(dāng)VIN下降至低于VDF，VOUT應(yīng)該等于地電位。
[0006]③當(dāng)VIN低于最低工作電壓(VMIN)，輸出VOUT是不穩(wěn)定的。
[0007]④VIN從地電位升起(不同于從高于最低工作電壓的電位升起)，V0UT等于地電位。
[0008]⑤VIN高于釋放電壓后，VOUT將保持地電位直至內(nèi)置延時(shí)結(jié)束。
[0009]⑥延時(shí)結(jié)束后，VOUT將等于VIN。
[0010]注:(I)VDR與VDF的區(qū)別在于VDF存在VDR加遲滯電壓。
[0011](2)內(nèi)置延時(shí)(tDLY)表示VIN恢復(fù)至超過VDF后，至輸出VOUT變?yōu)閂IN的這段時(shí)間。
[0012]這類電壓檢測(cè)的檢測(cè)點(diǎn)電壓對(duì)應(yīng)圖1中的VDF值，在中測(cè)過程中測(cè)試VDF值需要給出一個(gè)高于VDF的電壓值然后再慢慢放電形成下降沿，下降沿導(dǎo)致輸出翻轉(zhuǎn)的時(shí)候?qū)?yīng)的VIN的值即為VDF，但是在開始VIN的信號(hào)高于VDF的時(shí)候就出現(xiàn)圖1中的第5段波形，這個(gè)延時(shí)一般來說在50ms-200mS之間不等，這樣就會(huì)大大加大中測(cè)的時(shí)間成本。

【發(fā)明內(nèi)容】

[0013]本發(fā)明目的是針對(duì)現(xiàn)有技術(shù)存在的缺陷提供一種電壓檢測(cè)延時(shí)屏蔽電路。
[0014]本發(fā)明為實(shí)現(xiàn)上述目的，采用如下技術(shù)方案:一種電壓檢測(cè)延時(shí)屏蔽電路，包括第一匪OS管、第二 NMOS管、第三匪OS管、第四PMOS管和第五PMOS管;其中，所述第一匪OS管、第二 NMOS管和第三NMOS管構(gòu)成為整個(gè)電路提供偏置電流的電流鏡;所述第四PMOS管的源極與輸入電壓信號(hào)VIN連接，所述第五PMOS管的源極與輸入電壓信號(hào)TEST PIN連接;所述第四PMOS管的漏極與所述第二 NMOS管的漏極連接;所述第五PMOS管的漏極與所述第三NMOS管的漏極連接;所述第五PMOS管的柵極分別與所述第四PMOS管的柵極和漏極連接。
[0015]進(jìn)一步的，所述第一匪OS管、第二NMOS管以及第三NMOS管的導(dǎo)電溝道的寬與長(zhǎng)的比相等。
[0016]進(jìn)一步的，所述第四PMOS管的導(dǎo)電溝道的寬與長(zhǎng)的比大于第五PMOS管的導(dǎo)電溝道的寬與長(zhǎng)的比。
[0017]本發(fā)明的有益效果:本發(fā)明電路輸出的信號(hào)可以作為延時(shí)電路的使能信號(hào)；當(dāng)輸出信號(hào)為高時(shí)，屏蔽內(nèi)部延時(shí);輸出為低電平時(shí)，內(nèi)部延時(shí)電路正常工作。這樣既可以保證芯片的正常功能，又可以大大降低測(cè)試的時(shí)間成本。
【附圖說明】
[0018]圖1為傳統(tǒng)帶延時(shí)的電壓檢測(cè)電路輸入和輸出電壓時(shí)序圖。
[0019]圖2為本發(fā)明的延時(shí)屏蔽電路示意圖。
[0020]圖3為本發(fā)明在電壓檢測(cè)系統(tǒng)中的應(yīng)用示意圖。
【具體實(shí)施方式】
[0021]本發(fā)明針對(duì)現(xiàn)有電壓檢測(cè)芯片在測(cè)試時(shí)的測(cè)試時(shí)間成本過高的問題，提供一種電路可以在測(cè)試時(shí)屏蔽電壓檢測(cè)的上電延時(shí)，同時(shí)實(shí)際使用時(shí)又能保證不影響上電延時(shí)的正常工作。
[0022]本發(fā)明公開了一種電壓檢測(cè)延時(shí)屏蔽電路，包括第一 NMOS管101、第二 NMOS管102、第三NMOS管103、第四PMOS管104和第五PMOS管105;其中，所述第一NMOS管101、第二NMOS管102和第三NMOS管103構(gòu)成為整個(gè)電路提供偏置電流的電流鏡。
[0023]本發(fā)明的電路中，所述第四PMOS管104的源極與輸入電壓信號(hào)VIN連接，所述第五PMOS管105的源極與輸入電壓信號(hào)TEST PIN連接;所述第四PMOS管104的漏極與所述第二NMOS管102的漏極連接;所述第五PMOS管105的漏極與所述第三NMOS管103的漏極連接;所述第五PMOS管105的柵極分別與所述第四PMOS管104的柵極和漏極連接。
[0024]其中，第一匪OS管101、第二 NMOS管102、第三匪OS管103組成電流鏡為整個(gè)電路提供偏置，因此，可將第一NMOS管11、第二匪OS管102以及第三匪OS管103的導(dǎo)電溝道的寬與長(zhǎng)的比相等。
[0025]另外，第四PMOS管104和第五PMOS管105作為電路的輸入級(jí)。因此，所述第四PMOS管
(104)的導(dǎo)電溝道的寬與長(zhǎng)的比大于第五PMOS管(105)的導(dǎo)電溝道的寬與長(zhǎng)的比。
[0026]圖2中可知，本發(fā)明的兩個(gè)輸入電壓信號(hào)為VIN和TEST PIN。其中，TEST PIN為內(nèi)置PAD芯片，該P(yáng)AD芯片在測(cè)試的時(shí)候可以外加電壓信號(hào)。當(dāng)測(cè)試芯片的VDF時(shí)，該TEST PIN外加一個(gè)測(cè)試電壓VTEST，設(shè)置VTEST>VIN，在VTEST大于VIN—定的電壓值的時(shí)候，OUT輸出接近VTEST，同時(shí)用該信號(hào)去控制內(nèi)部的延時(shí)電路，使得內(nèi)部延時(shí)電路不工作從而達(dá)到屏蔽測(cè)試延時(shí)的目的，正常使用時(shí)可以設(shè)置VTEST = VIN,該種狀態(tài)下OUT接近地電壓，從而使內(nèi)部的延時(shí)電路正常工作滿足電壓檢測(cè)電路的正常要求。
[0027]圖3所示，本發(fā)明在電壓檢測(cè)系統(tǒng)中的應(yīng)用示意圖。該系統(tǒng)主要由反饋電阻、基準(zhǔn)、比較器、延時(shí)屏蔽電路、延時(shí)電路和輸出級(jí)構(gòu)成，輸入電壓VIN經(jīng)過電阻分壓反饋后和內(nèi)部基準(zhǔn)比較，當(dāng)反饋電壓高于基準(zhǔn)電壓后比較器的輸出經(jīng)過一個(gè)延時(shí)后輸出VOUT信號(hào)為高電平(VIN);反之反饋電壓低于基準(zhǔn)電壓時(shí)，該狀態(tài)下延時(shí)電路不工作，此時(shí)輸出信號(hào)VOUT為低電平(地電位)；該系統(tǒng)主要關(guān)注為VIN下降沿的轉(zhuǎn)折電壓，該電壓即為VDF;本發(fā)明為系統(tǒng)框圖中的延時(shí)屏蔽電路。該電路的優(yōu)點(diǎn)是設(shè)計(jì)簡(jiǎn)單，只需要后期成品封裝用封裝線把TESTPIN和VIN可連接在一起，這樣既可以保證芯片的正常功能，又可以大大降低測(cè)試的時(shí)間成本。
[0028]以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種電壓檢測(cè)延時(shí)屏蔽電路，其特征在于，包括第一麗OS管(101)、第二NMOS管(102),第三匪OS管(103)、第四PMOS管(104)和第五PMOS管(105);其中，所述第一匪OS管(101)、第二 NMOS管(102)和第三NMOS管(103)構(gòu)成為整個(gè)電路提供偏置電流的電流鏡;所述第四PMOS管(104)的源極與輸入電壓信號(hào)VIN連接，所述第五PMOS管(105)的源極與輸入電壓信號(hào)TEST PIN連接;所述第四PMOS管(104)的漏極與所述第二NMOS管(102)的漏極連接；所述第五PMOS管(105)的漏極與所述第三WOS管(103)的漏極連接;所述第五PMOS管(105)的柵極分別與所述第四PMOS管(104)的柵極和漏極連接。2.如權(quán)利要求1所述的一種電壓檢測(cè)延時(shí)屏蔽電路，其特征在于，所述第一NMOS管(101)、第二 NMOS管(102)以及第三NMOS管(103)的導(dǎo)電溝道的寬與長(zhǎng)的比相等。3.如權(quán)利要求1所述的一種電壓檢測(cè)延時(shí)屏蔽電路，其特征在于，所述第四PMOS管(104)的導(dǎo)電溝道的寬與長(zhǎng)的比大于第五PMOS管(105)的導(dǎo)電溝道的寬與長(zhǎng)的比。
【專利摘要】本發(fā)明公開了一種電壓檢測(cè)延時(shí)屏蔽電路，包括第一NMOS管、第二NMOS管、第三NMOS管、第四PMOS管和第五PMOS管；所述第一NMOS管、第二NMOS管和第三NMOS管構(gòu)成為整個(gè)電路提供偏置電流的電流鏡；所述第四PMOS管的源極與輸入電壓信號(hào)VIN連接，所述第五PMOS管的源極與輸入電壓信號(hào)TEST？PIN連接；所述第四PMOS管的漏極與所述第二NMOS管的漏極連接；所述第五PMOS管的漏極與所述第三NMOS管的漏極連接；所述第五PMOS管的柵極分別與所述第四PMOS管的柵極和漏極連接。本發(fā)明電路輸出信號(hào)時(shí)，當(dāng)輸出信號(hào)為高時(shí)，屏蔽內(nèi)部延時(shí)；輸出為低電平時(shí)，內(nèi)部延時(shí)電路正常工作。
【IPC分類】H03K19/0185, H03K17/28
【公開號(hào)】CN105610419
【申請(qǐng)?zhí)枴緾N201510883136
【發(fā)明人】周堯, 劉桂芝, 黃年亞, 王冬峰
【申請(qǐng)人】無錫矽林威電子有限公司
【公開日】2016年5月25日
【申請(qǐng)日】2016年4月13日