基于fpga與數(shù)控衰減器的自適應數(shù)字增益控制電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及數(shù)字增益控制電路，具體涉及一種基于FPGA與數(shù)控衰減器的自適應數(shù)字增益控制電路。
【背景技術(shù)】
[0002]自適應增益電路時現(xiàn)通訊技術(shù)中通用的電路。自適應增益電路受到多種因素影響包括如放大器工作狀態(tài)、飽和程度、衰減器衰減量等以及整體的增益分配。傳統(tǒng)的設(shè)計方法是主要模擬AGC放大器，模擬AGC放大器內(nèi)部為一種反饋電路，通過模擬衰減器的儲能實現(xiàn)輸出恒定的特性，但是該種方法有一明顯的缺陷，由于其原理是通過電容儲能從而實現(xiàn)壓控的方法，所以其反應速度相當慢，對于一些需要快速反應的產(chǎn)品上，這種方法就收到了制約。采用信號飽和和溫度補償?shù)姆绞絹砀纳聘叩蜏叵挛⒉ㄔO(shè)備的性能。
【實用新型內(nèi)容】
[0003]針對現(xiàn)有技術(shù)的不足，本實用新型公開了一種基于FPGA與數(shù)控衰減器的自適應數(shù)字增益控制電路。
[0004]本實用新型的技術(shù)方案如下:
[0005]一種基于FPGA與數(shù)控衰減器的自適應數(shù)字增益控制電路，包括主電路和反饋回路。所述主電路包括一級放大器、二級放大器、三級放大器、一級數(shù)控衰減器和二級數(shù)控衰減器；所述一級放大器的輸入端為所述增益控制電路的輸入端；一級放大器的輸出端連接一級數(shù)控衰減器的輸入端；所述一級數(shù)控衰減器的輸出端連接所述二級放大器的輸入端；所述二級放大器的輸出端連接二級數(shù)控衰減器的輸入端；所述二級數(shù)控衰減器的輸出端連接三級放大器的輸入端；所述三級放大器的輸出端為所述增益控制電路的的輸出端；
[0006]所述反饋回路包括FPGA芯片、第一比較器、第二比較器和檢波電路；所述檢波電路的輸入端連接三級放大器的輸出端；所述檢波電路包括兩個輸出端，分別連接第一比較器的輸入端和第二比較器的輸入端；所述第一比較器和第二比較器的輸出端連接FPGA芯片；所述FPGA芯片的輸出端與所述一級數(shù)控衰減器的控制端和二級數(shù)控衰減器的控制端相連接。
[0007]其進一步的技術(shù)方案為:所述一級放大器的型號為HMC392LC4 ;所述二級放大器的型號為HMC594LC3 ;所述三級放大器的型號為HMC313E ;所述一級數(shù)控衰減器和所述二級數(shù)控衰減器的型號為HMC424LP3 ;所述FPGA芯片的型號為EP3C10E144I7 ;所述第一比較器和第二比較器的型號為AD8510 ;所述檢波電路包括型號為AD8317的檢波器。
[0008]本實用新型的有益技術(shù)效果是:
[0009]1)采用FPGA芯片與數(shù)控衰減器結(jié)合的方法，響應速度非常快?？梢钥刂圃?0us以內(nèi)，而普通的模擬AGC速度一般在1ms左右，大大提高了速度從而提升了整機的性能。
[0010]2)現(xiàn)在系統(tǒng)中的很多功能均采用FPGA芯片控制實現(xiàn)，通常情況下其使用資源是由很充足的余量的，基于FPGA芯片的電路有利于整合硬件資源，避免資源浪費
[0011]3) FPGA芯片可在線編程，測試、調(diào)試方式靈活方便。配合小步進的數(shù)控衰減器可以實現(xiàn)很高的精度。
【附圖說明】
[0012]圖1是本實用新型的電路圖。
【具體實施方式】
[0013]圖1是本實用新型的電路圖。如圖1所示，本實用新型包括包括主電路和將主電路的輸出端信號反饋回主電路的反饋回路。
[0014]主電路包括一級放大器1、二級放大器2、三級放大器3、一級數(shù)控衰減器4和二級數(shù)控衰減器5。一級放大器1的輸入端為增益控制電路的輸入端，一級放大器1的輸出端連接一級數(shù)控衰減器4的輸入端；一級數(shù)控衰減器4的輸出端連接二級放大器2的輸入端；二級放大器2的輸出端連接二級數(shù)控衰減器5的輸入端；二級數(shù)控衰減器5的輸出端連接三級放大器3的輸入端；三級放大器3的輸出端為增益控制電路的輸出端。
[0015]反饋回路包括FPGA芯片6、第一比較器7、第二比較器8，檢波電路9。
[0016]檢波電路9的輸入端連接三級放大器3的輸出端，檢波電路9包括兩個輸出端，分別連接第一比較器7和第二比較器8的輸入端；第一比較器7和第二比較器8的輸出端連接FPGA芯片6 ;FPGA芯片6的輸出端與一級數(shù)控衰減器4和二級數(shù)控衰減器5的控制端相連接。
[0017]在反饋回路中，第一比較器7和第二比較器8分別設(shè)定檢波電平值的上限與下限。檢波電路9的輸入端與增益控制電路的輸出端相連接，讀取輸出功率的檢波電平值，并將此信號傳輸給第一比較器7和第二比較器8，之后得到的值傳輸給FPGA芯片，F(xiàn)PGA芯片根據(jù)給入的輸入信號控制一級數(shù)控衰減器4和二級數(shù)控衰減器5的衰減值增大或減小，改變主電路的輸出值，并實時反饋繼續(xù)進行控制調(diào)整，直到主電路的輸出值滿足要求為止。
[0018]在本實施例中，使用了如下具體型號的市售部件搭建電路:一級放大器1的型號為HMC392LC4; 二級放大器2的型號為HMC594LC3 ;三級放大器3的型號為HMC313E;一級數(shù)控衰減器4和所述二級數(shù)控衰減器5的型號為HMC424LP3 ;FPGA芯片6的型號為EP3C10E144I7 ;第一比較器7和第二比較器8的型號為AD8510 ;檢波電路9基于型號為AD8317的檢波器搭建。也可以根據(jù)實際需要使用其他型號有類似功能的相關(guān)部件搭建電路。
[0019]可用如下實施例說明本實用新型的工作原理。
[0020]在某頻段內(nèi)，要求輸出功率要在12±ldBm的范圍內(nèi)，即理想的輸出功率的最小值應該為lldBm，輸出功率的最大值應為13dBm。
[0021]檢波電路9的輸入值為主電路的輸出功率，輸出值為電平。與檢波電路9的輸入值lldBm和13dBm相對應，檢波電路9的輸出值分別為2.1V和2.5V。
[0022]當檢波電路9的輸出的值大于2.1V時，第一比較器7輸出1，小于2.1V時，第一比較器7輸出0。當檢波電路9的輸出的值小于2.5V時，第二比較器8輸出1，大于2.5V時，第二比較器8輸出0。將第一比較器7和第二比較器8兩個比較器的輸出電平輸出給FPGA芯片6，F(xiàn)PGA芯片6根據(jù)輸入值對一級數(shù)控衰減器4和二級數(shù)控衰減器5的衰減量進行控制。
[0023]當輸入為“01” (即第一比較器7輸出0，第二比較器8輸出1)時，說明輸出功率小于理想的輸出功率的下限，F(xiàn)PGA芯片6控制一級數(shù)控衰減器4和二級數(shù)控衰減器5以最小步進不斷減小衰減量，這樣主電路的輸出功率就會增加，檢波電路9的輸出值也將逐漸增加，直到第一比較器7和第二比較器8的輸出為“11” (即第一比較器7輸出1，第二比較器8輸出1)時，F(xiàn)PGA芯片6停止對一級數(shù)控衰減器4和二級數(shù)控衰減器5輸出減小信號。同理，當輸入為“10”(即第一比較器7輸出1，第二比較器8輸出0)時，說明輸出功率大于理想的輸出功率的上限，F(xiàn)PGA芯片6控制一級數(shù)控衰減器4和二級數(shù)控衰減器5以最小步進不斷增加衰減量，這樣輸出功率就會減小，檢波電路9的輸出值將逐漸減小，直到比較電平為“11”，F(xiàn)PGA芯片6停止對一級數(shù)控衰減器4和二級數(shù)控衰減器5輸出增加信號。
[0024]由于其采用的是數(shù)控衰減器的模式，衰減值的更新周期即為FPGA芯片的時鐘周期，如果選用50M時鐘，衰減范圍從Odb衰減到50dB，步進ldB，那么總的穩(wěn)定時間約為lus，而如果選用模擬AGC則需要約1ms，可見本實用新型大大提升了系統(tǒng)性能。
[0025]以上所述的僅是本實用新型的優(yōu)選實施方式，本實用新型不限于以上實施例?？梢岳斫猓绢I(lǐng)域技術(shù)人員在不脫離本實用新型的精神和構(gòu)思的前提下直接導出或聯(lián)想到的其他改進和變化，均應認為包含在本實用新型的保護范圍之內(nèi)。
【主權(quán)項】
1.一種基于FPGA與數(shù)控衰減器的自適應數(shù)字增益控制電路，其特征在于:包括主電路和反饋回路；所述主電路包括一級放大器(1)、二級放大器(2)、三級放大器(3)、一級數(shù)控衰減器(4)和二級數(shù)控衰減器(5);所述一級放大器(1)的輸入端為所述增益控制電路的輸入端；一級放大器(1)的輸出端連接一級數(shù)控衰減器(4)的輸入端；所述一級數(shù)控衰減器⑷的輸出端連接所述二級放大器⑵的輸入端；所述二級放大器⑵的輸出端連接二級數(shù)控衰減器(5)的輸入端；所述二級數(shù)控衰減器(5)的輸出端連接三級放大器(3)的輸入端；所述三級放大器(3)的輸出端為所述增益控制電路的的輸出端； 所述反饋回路包括FPGA芯片(6)、第一比較器(7)、第二比較器⑶和檢波電路(9);所述檢波電路(9)的輸入端連接三級放大器(3)的輸出端；所述檢波電路(9)包括兩個輸出端，分別連接第一比較器(7)的輸入端和第二比較器⑶的輸入端；所述第一比較器(7)和第二比較器⑶的輸出端連接FPGA芯片(6);所述FPGA芯片(6)的輸出端與所述一級數(shù)控衰減器(4)的控制端和二級數(shù)控衰減器(5)的控制端相連接。2.如權(quán)利要求1所述的基于FPGA與數(shù)控衰減器的自適應數(shù)字增益控制電路，其特征在于:所述一級放大器(1)的型號為HMC392LC4 ;所述二級放大器(2)的型號為HMC594LC3 ;所述三級放大器(3)的型號為HMC313E ;所述一級數(shù)控衰減器(4)和所述二級數(shù)控衰減器(5)的型號為HMC424LP3 ;所述FPGA芯片(6)的型號為EP3C10E144I7 ;所述第一比較器(7)和第二比較器(8)的型號為AD8510 ;所述檢波電路(9)包括型號為AD8317的檢波器。
【專利摘要】本實用新型公開了一種基于FPGA與數(shù)控衰減器的自適應數(shù)字增益控制電路，包括主電路和反饋回路。所述主電路包括一級放大器、二級放大器、三級放大器、一級數(shù)控衰減器和二級數(shù)控衰減器；所述反饋回路包括FPGA芯片、第一比較器、第二比較器和檢波電路；所述反饋回路將主電路的輸出信號反饋給數(shù)控衰減器，穩(wěn)定調(diào)整主電路的輸出信號。本實用新型采用FPGA芯片與數(shù)控衰減器結(jié)合的方法，響應速度非?？?，且測試、調(diào)試方式靈活方便。配合小步進的數(shù)控衰減器可以實現(xiàn)很高的精度。
【IPC分類】H03G3/20
【公開號】CN205017276
【申請?zhí)枴緾N201520794485
【發(fā)明人】顧敏
【申請人】無錫華測電子系統(tǒng)有限公司
【公開日】2016年2月3日
【申請日】2015年10月14日