Cml四分之一速率預(yù)測(cè)判決反饋均衡器體系結(jié)構(gòu)的制作方法
【專利說明】
[0001] 相關(guān)申請(qǐng)的交叉引用
[0002] 本申請(qǐng)要求2014年5月27日提交的標(biāo)題為"CML四分之一速率預(yù)測(cè)判決反 饋均衡器體系結(jié)構(gòu)（CMLQUARTER-RATEPREDICTIVEDECISIONFEEDBACKEQUALIZER ARCHITECTURE) "的美國臨時(shí)申請(qǐng)No. 62/003, 476的優(yōu)先權(quán)和權(quán)益，該美國臨時(shí)申請(qǐng)的全部 內(nèi)容通過引用并入本文。
技術(shù)領(lǐng)域
[0003] 下面的描述涉及數(shù)字?jǐn)?shù)據(jù)經(jīng)由非理想（例如，有損）信道的傳輸，更具體地涉及用 于減輕因通過非理想信道的傳輸而導(dǎo)致的碼間干擾的預(yù)測(cè)判決反饋均衡器。
【背景技術(shù)】
[0004] 高速數(shù)字?jǐn)?shù)據(jù)鏈路可能受碼間干擾影響，特別是在傳輸信道中存在損耗、反射或 其它不理想情況的場(chǎng)合中。碼間干擾可能具有的影響是，在給定時(shí)鐘周期期間接收到的信 號(hào)是發(fā)射器在對(duì)應(yīng)時(shí)鐘周期期間發(fā)射的比特與在之前的多個(gè)時(shí)鐘周期期間發(fā)射的比特的 線性組合。可以使用被稱為"判決反饋均衡（DFE)"的技術(shù)來減輕碼間干擾的這種影響，判 決反饋均衡（DFE)涉及利用在之前的多個(gè)時(shí)鐘周期期間接收到的比特的線性組合，在每個(gè) 時(shí)鐘周期期間校正采樣點(diǎn)處接收到的信號(hào)。
[0005] 前一緊鄰接收比特（還被稱為第一抽頭）的貢獻(xiàn)可以利用被稱為預(yù)測(cè)判決反饋均 衡（預(yù)測(cè)DFE，其還可以被稱為推測(cè)DFE或循環(huán)展開（loop-unrolled)DFE)的技術(shù)來產(chǎn)生， 其中計(jì)算兩個(gè)校正項(xiàng)，一個(gè)對(duì)應(yīng)于前一緊鄰接收比特中接收到的'1'，一個(gè)對(duì)應(yīng)于接收到 的'0' ；然后，一旦前一緊鄰時(shí)鐘周期內(nèi)接收到的比特的二進(jìn)制值可用，就可以利用復(fù)接器 (MUX)選擇這兩個(gè)校正項(xiàng)中適當(dāng)?shù)囊粋€(gè)校正項(xiàng)。最后接收的比特的校正處理可能對(duì)電路的 工作速度提出相對(duì)嚴(yán)格的要求。
[0006] 因此，需要一種在DFE循環(huán)中對(duì)電路具有寬松時(shí)序要求的預(yù)測(cè)DFE系統(tǒng)。

【發(fā)明內(nèi)容】

[0007] 本公開實(shí)施例的各方面涉及一種對(duì)單獨(dú)塊具有寬松要求的預(yù)測(cè)DFE系統(tǒng)。在一個(gè) 實(shí)施例中，多個(gè)采樣器-復(fù)接器塊一次采樣一個(gè)接收到的模擬信號(hào)，每個(gè)采樣器-復(fù)接器塊 包括由多相位時(shí)鐘控制的兩個(gè)采樣器以及復(fù)接器-鎖存器；并且每個(gè)復(fù)接器-鎖存器的、可 以代表最后接收的比特的值的輸出用于控制另一復(fù)接器-鎖存器的選擇輸入，使得另一復(fù) 接器-鎖存器選擇兩個(gè)采樣器中適合的一個(gè)采樣器，每個(gè)采樣器在采樣之前向所接收的模 擬信號(hào)施加不同的校正。每個(gè)復(fù)接器-鎖存器是鐘控元件，其在其時(shí)鐘輸入處的信號(hào)具有 第一邏輯電平時(shí)跟蹤所選擇的數(shù)據(jù)輸入并且在其時(shí)鐘輸入具有另一（即第二）邏輯電平時(shí) 維持其輸出狀態(tài)。換句話說，在時(shí)鐘從第一邏輯電平轉(zhuǎn)變至第二邏輯電平時(shí)，該復(fù)接器保持 其在轉(zhuǎn)變時(shí)具有的輸出值。
[0008] 根據(jù)本發(fā)明的實(shí)施例，提供一種用于預(yù)測(cè)判決反饋均衡的系統(tǒng)，系統(tǒng)包括：第一采 樣器-復(fù)接器塊和第二采樣器-復(fù)接器塊，第一采樣器-復(fù)接器塊和第二采樣器-復(fù)接器 塊中的每一個(gè)包括：第一采樣器和第二采樣器，第一采樣器和第二采樣器具有公共模擬輸 入和公共時(shí)鐘輸入，第一采樣器和第二采樣器中的每一個(gè)采樣器在其時(shí)鐘輸入處的時(shí)鐘信 號(hào)是第一邏輯電平時(shí)維持其輸出狀態(tài)；以及復(fù)接器-鎖存器，連接至（例如，直接連接至） 第一米樣器的輸出和第二米樣器的輸出，復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出， 復(fù)接器-鎖存器在其時(shí)鐘輸入處的時(shí)鐘信號(hào)是第二邏輯電平時(shí)維持其輸出狀態(tài)，第一采樣 器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至（例如，直接連接至）第二采樣器-復(fù)接器 塊中的復(fù)接器-鎖存器的選擇輸入；以及時(shí)鐘發(fā)生器，具有：第一時(shí)鐘輸出，具有第一相位 和大致等于50%的占空比；以及第二時(shí)鐘輸出，具有相對(duì)于第一相位延遲一個(gè)單位間隔的 第二相位和大致等于50 %的占空比，時(shí)鐘發(fā)生器的第一時(shí)鐘輸出連接至（例如，直接連接 至）第一采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公共時(shí)鐘輸入，以及時(shí)鐘發(fā)生 器的第二時(shí)鐘輸出連接至（例如，直接連接至）第一采樣器-復(fù)接器塊中的復(fù)接器-鎖存 器的時(shí)鐘輸入以及第二采樣器-復(fù)接器塊中的第一采樣器和第二采樣器的公共時(shí)鐘輸入。
[0009] 在一個(gè)實(shí)施例中，系統(tǒng)包括四個(gè)采樣器-復(fù)接器塊，這四個(gè)采樣器-復(fù)接器塊包括 第一米樣器 _復(fù)接器塊、第二米樣器_復(fù)接器塊、第二米樣器_復(fù)接器塊和第四米樣器-復(fù) 接器塊，第三采樣器-復(fù)接器塊和第四采樣器-復(fù)接器塊中的每一個(gè)包括：第一采樣器和第 二采樣器，第一采樣器和第二采樣器具有公共模擬輸入和公共時(shí)鐘輸入，第一采樣器和第 二采樣器中的每一個(gè)采樣器在其時(shí)鐘輸入處的第三時(shí)鐘信號(hào)是第一邏輯電平時(shí)維持其輸 出狀態(tài)；以及復(fù)接器-鎖存器，連接至（例如，直接連接至）第一采樣器的輸出和第二采樣 器的輸出，復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出，復(fù)接器-鎖存器在其時(shí)鐘輸入 處的第四時(shí)鐘信號(hào)是第二邏輯電平時(shí)維持其輸出狀態(tài)，其中：第二采樣器-復(fù)接器塊中的 復(fù)接器-鎖存器的輸出連接至（例如，直接連接至）第三采樣器-復(fù)接器塊中的復(fù)接器-鎖 存器的選擇輸入，第三采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至（例如，直接連 接至）第四采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的選擇輸入；以及第四采樣器-復(fù)接器 塊中的復(fù)接器-鎖存器的輸出連接至（例如，直接連接至）第一采樣器-復(fù)接器塊中的復(fù) 接器-鎖存器的選擇輸入。
[0010] 在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器進(jìn)一步具有：第三時(shí)鐘輸出，具有相對(duì)于第二相位延 遲一個(gè)單位間隔的第三相位和大致等于50%的占空比；第四時(shí)鐘輸出，具有相對(duì)于第三相 位延遲一個(gè)單位間隔的第四相位和大致等于50%的占空比；第一相位相對(duì)于第四相位延 遲一個(gè)單位間隔，時(shí)鐘發(fā)生器的第一時(shí)鐘輸出連接至（例如，直接連接至）第四采樣器-復(fù) 接器塊中的復(fù)接器-鎖存器的時(shí)鐘輸入，時(shí)鐘發(fā)生器的第三時(shí)鐘輸出連接至（例如，直接 連接至）第二采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的時(shí)鐘輸入以及第三采樣器-復(fù)接器 塊中的第一采樣器和第二采樣器的公共時(shí)鐘輸入，以及時(shí)鐘發(fā)生器的第四時(shí)鐘輸出連接至 (例如，直接連接至）第三采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的時(shí)鐘輸入以及第四采樣 器-復(fù)接器塊中的第一采樣器和第二采樣器的公共時(shí)鐘輸入。
[0011] 在一個(gè)實(shí)施例中，第一邏輯電平是邏輯'低'，第二邏輯電平是邏輯'低'。
[0012] 在一個(gè)實(shí)施例中，第一采樣器-復(fù)接器塊中的復(fù)接器-鎖存器包括第一差分對(duì)和 第二差分對(duì)，第一差分對(duì)具有差分輸出并且包括第一晶體管和第二晶體管，第二差分對(duì)具 有差分輸出并且包括第三晶體管和第四晶體管，第一差分對(duì)的差分輸出連接至（例如，直 接連接至）第二差分對(duì)的差分輸出。
[0013] 在一個(gè)實(shí)施例中，第一采樣器包括差分對(duì)，包括第一晶體管和第二晶體管；以及交 叉耦合對(duì)，包括第三晶體管和第四晶體管。
[0014] 根據(jù)本發(fā)明的實(shí)施例，提供一種用于預(yù)測(cè)判決反饋均衡的系統(tǒng)，系統(tǒng)包括：第一采 樣器-復(fù)接器塊和第二采樣器-復(fù)接器塊，第一采樣器-復(fù)接器塊和第二采樣器-復(fù)接器塊 中的每一個(gè)包括：第一采樣器和第二采樣器，第一采樣器和第二采樣器具有公共模擬輸入 和公共時(shí)鐘輸入，第一采樣器和第二采樣器中每一個(gè)采樣器在其時(shí)鐘輸入處的第一時(shí)鐘信 號(hào)是第一邏輯電平時(shí)維持其輸出狀態(tài)；以及復(fù)接器-鎖存器，連接至（例如，直接連接至） 第一米樣器的輸出和第二米樣器的輸出，復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出， 復(fù)接器-鎖存器在其時(shí)鐘輸入處的第二時(shí)鐘信號(hào)是第二邏輯電平時(shí)維持其輸出狀態(tài)，第一 采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至（例如，直接連接至）第二采樣器-復(fù) 接器塊中的復(fù)接器-鎖存器的選擇輸入。
[0015] 在一個(gè)實(shí)施例中，系統(tǒng)包括時(shí)鐘發(fā)生器，時(shí)鐘發(fā)生器具有：第一時(shí)鐘輸出，具有第 一相位；以及第二時(shí)鐘輸出，具有第二相位，第二相位相對(duì)于第一相位延遲一個(gè)單位間隔， 時(shí)鐘發(fā)生器的第一時(shí)鐘輸出連接至（例如，直接連接至）第一采樣器-復(fù)接器塊中的第一 采樣器和第二采樣器的公共時(shí)鐘輸入。
[0016] 在一個(gè)實(shí)施例中，第一時(shí)鐘輸出具有大致等于50%的占空比，并且第二時(shí)鐘輸出 具有大致等于50 %的占空比。
[0017] 在一個(gè)實(shí)施例中，時(shí)鐘發(fā)生器的第二時(shí)鐘輸出連接至（例如，直接連接至）第一采 樣器-復(fù)接器塊中的復(fù)接器-鎖存器的時(shí)鐘輸入以及第二采樣器-復(fù)接器塊中的第一采樣 器和第二采樣器的公共時(shí)鐘輸入。
[0018] 在一個(gè)實(shí)施例中，第一時(shí)鐘輸出具有大致等于50%的占空比，并且第二時(shí)鐘輸出 具有大致等于50 %的占空比。
[0019] 在一個(gè)實(shí)施例中，系統(tǒng)包括四個(gè)采樣器-復(fù)接器塊，這四個(gè)采樣器-復(fù)接器塊包括 第一米樣器 _復(fù)接器塊、第二米樣器_復(fù)接器塊、第二米樣器_復(fù)接器塊和第四米樣器-復(fù) 接器塊，第三采樣器-復(fù)接器塊和第四采樣器-復(fù)接器塊中的每一個(gè)包括：第一采樣器和第 二采樣器，第一采樣器和第二采樣器具有公共模擬輸入和公共時(shí)鐘輸入，第一采樣器和第 二采樣器中的每一個(gè)采樣器在其時(shí)鐘輸入處的第三時(shí)鐘信號(hào)是第一邏輯電平時(shí)維持其輸 出狀態(tài)；以及復(fù)接器-鎖存器，連接至（例如，直接連接至）第一采樣器的輸出和第二采樣 器的輸出，復(fù)接器-鎖存器具有時(shí)鐘輸入、選擇輸入和輸出，復(fù)接器-鎖存器在其時(shí)鐘輸入 處的第四時(shí)鐘信號(hào)是第二邏輯電平時(shí)維持其輸出狀態(tài)，其中：第二采樣器-復(fù)接器塊中的 復(fù)接器-鎖存器的輸出連接至（例如，直接連接至）第三采樣器-復(fù)接器塊中的復(fù)接器-鎖 存器的選擇輸入，第三采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的輸出連接至（例如，直接連 接至）第四采樣器-復(fù)接器塊中的復(fù)接器-鎖存器的選擇輸入；以及第四采樣器-復(fù)接器 塊中的復(fù)接器-鎖存器的輸出連接至（例如，直接連接至）第一采樣器-復(fù)接器塊中的復(fù) 接器-鎖存器的選擇輸入。
[0020] 在一個(gè)實(shí)施例中，系統(tǒng)包括時(shí)鐘發(fā)生器，時(shí)鐘發(fā)生器具有：第一時(shí)鐘輸出，具有第 一相位；