一種芯片內(nèi)部偏置電流校正電路的制作方法
【技術領域】
[0001]本發(fā)明主要涉及到芯片內(nèi)部偏置電流電路的設計領域，特指一種芯片內(nèi)部偏置電流校正電路。
【背景技術】
[0002]在現(xiàn)在的模擬CMOS集成電路設計中，很多電路都需要一個PVT (工藝、電壓、溫度)特性良好的偏置電壓，如高精度模數(shù)轉換器(ADC)、數(shù)模轉換器(DAC)、低壓降線性穩(wěn)壓器(LDO)、開關電源電路等，為了達到最好的性能，通常情況都會選擇帶隙基準電壓，因為其具有優(yōu)良的PVT特性，但是在很多情況，比如在一個大的電路系統(tǒng)中，會需要多個參考電壓，且有可能每個參考電壓的值還不一樣，并且要求這些參考電壓具有與帶隙基準電壓可比擬的PVT特性，這種情況下，我們不能指望設計多個帶隙基準電路來解決，因為面積增大從而導致的成本增加是難以接受的，即使面積可以接受，需要不同的電壓值也是一個問題，若通過基準電壓分壓來獲取不同的參考電壓，分壓所得的參考電壓的PVT特性會比原始的基準電壓的PVT特性差很多，所以如何解決這個問題，也是系統(tǒng)電路設計的一個難點。

【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的問題就在于:針對現(xiàn)有技術存在的問題，提出一種芯片內(nèi)部偏置電流校正電路。
[0004]本電路利用帶隙基準電壓對PVT(工藝、電壓、溫度)不敏感的特性，用內(nèi)部偏置電流和帶隙基準電壓進行比較，然后經(jīng)過判斷邏輯判斷內(nèi)部偏置電流是否達到預設的電壓值，然后根據(jù)判斷結果控制可變電阻，調(diào)節(jié)芯片內(nèi)部的偏置電壓，直到芯片內(nèi)部偏置電流與帶隙基準電壓的關系滿足預先設計的條件，校正完成，從而使得芯片內(nèi)部偏置電流具有帶隙基準電壓可比擬的PVT特性，即可以實現(xiàn)利用一個帶隙基準電壓得到多個PVT特性與帶隙基準可比擬的、且調(diào)的內(nèi)部基準電流。
【附圖說明】
[0005]圖1是本發(fā)明的電路原理示意圖；
[0006]圖2是本發(fā)明電路中判斷邏輯的實現(xiàn)方案。
【具體實施方式】
[0007]以下將結合附圖和具體實施對本發(fā)明做進一步詳細說明。
[0008]如圖1所示，電路分三個階段:
[0009]⑴、啟動階段:
[0010]控制邏輯首先會輸出高電平Start信號，使得M6導通，解除基準電路的零點流狀態(tài)，然后Start輸出低電平，基準電路完成啟動；
[0011](2)、電流校正階段:
[0012]電流校正根據(jù)比較器CMP產(chǎn)生的結果，控制可變電阻值，最終使得比較器負輸入端的電壓與帶隙基準電壓相等；假設CMP的負輸入端的電壓為Vp，VjP帶隙基準電壓Vbg經(jīng)過比較器CMP，比較器的輸出作為判斷邏輯的輸入IN，判斷邏輯的輸出OUT是η位控制信號，假設此控制信號為K，且假設K為全零時對應的基準電流Ib最小，判斷邏輯的具體方式可以按照如圖2所示的流程，首先將電流控制碼K設置為全零，此時偏置電流為最小值，偏置\為最小值，即Vp〈Vbg，判斷邏輯的輸入為高電平，即IN= 1，電路控制碼K加1，基準電流Ib增大，如此完成一次判斷；第二次判斷也是相同的流程，當基準電流I b增大到一定值時，會使得Vp>Vbg，判斷邏輯的輸入為低電平，即IN = 0，則校正完成，此時內(nèi)部偏置電流為
[0013]Idss= V bg/K ⑴
[0014]PMOS管MO、Ml、M2、M5的尺寸相同，則基準電流輸出IQ = IDS5 ;由于電流控制是數(shù)控的，即控制信號是離散的，所以最終的偏置電流IQ與預設的Vbg/R3值有一定的誤差，此誤差由基準可變電阻的調(diào)節(jié)精度決定；IQ=Vbg/R3，校正邏輯可以通過Ctr2控制電阻R3，從而控制基準電流的具體值。
[0015](3)、正常工作階段:
[0016]電流校正完成后電路進入正常工作階段。
[0017]圖1只描述了校正一個基準電流的情況，對與一個數(shù)?；旌舷到y(tǒng)，其中有很多模擬電路，每個模擬電路需要的基準電流不樣，可以按照如圖1所示的方式，針對每個不同的電路模塊，設置不同的電阻Rl、R3，通過校正邏輯逐一進行校正即可。
[0018]綜上所述，采用本電路的方式，利用帶隙基準電壓良好的PVT特性，可以產(chǎn)生多個PVT特性與帶隙基準可比擬的、且可調(diào)的內(nèi)部參考電壓，改善了模擬電路設計對PVT的依賴性，提高了模擬電路設計的靈活性和可靠性。
【主權項】
1.一種芯片內(nèi)部偏置電流校正電路，其特征在于: 一個可調(diào)基準電流產(chǎn)生電路由PMOS管Mp M2、NMOS管％、M4以及電阻R1組成，PMOS管MpMJg極接電源，PMOS管M PM2柵極與M 2漏極、NMOS管M 4的漏極、PMOS管M 5的柵極、PMOS管Mtl的柵極以及NMOS管M 6的漏極連接，M ^勺漏極與NMOS管M 3漏極、柵極以及NMOS管M 4的柵極連接，M4的源極連接到電阻R 一端，電阻R i的另一端接地；NM0S管M6、Mj^源極接地；PM0S管115的源極接電源，漏極連接到電阻R 2的一端，電阻R2另一端連接到電阻R 3的一端以及校正邏輯輸入端IN，電阻R3的另一端接地，校正邏輯的輸出Start連接到NMOS管M6的柵極，輸出Ctrl控制可變電阻R1，輸出Ctr2控制可變電阻R3;PM0S管M ^的源極接電源，漏極即基準電流輸出IQ。
【專利摘要】本發(fā)明公開了一種芯片內(nèi)部偏置電流校正電路。本電路利用帶隙基準電壓對PVT（工藝、電壓、溫度）不敏感的特性，用內(nèi)部偏置電流和帶隙基準電壓進行比較，然后經(jīng)過判斷邏輯判斷內(nèi)部偏置電流是否達到預設的電壓值，然后根據(jù)判斷結果控制可變電阻，調(diào)節(jié)芯片內(nèi)部的偏置電壓，直到芯片內(nèi)部偏置電壓與帶隙基準電壓的關系滿足預先設計的條件，校正完成，從而使得芯片內(nèi)部偏置電流與帶隙基準電壓具有相同的PVT特性，即可以實現(xiàn)利用一個帶隙基準電壓可以得到多個PVT特性與帶隙基準可比擬的、且可調(diào)的內(nèi)部參考電流。
【IPC分類】G05F1-56
【公開號】CN104536503
【申請?zhí)枴緾N201410764188
【發(fā)明人】蔣仁杰
【申請人】長沙景嘉微電子股份有限公司
【公開日】2015年4月22日
【申請日】2014年12月12日