具有多個存儲狀態(tài)的非易失性sram的制作方法
【專利摘要】本文中一般地描述了用于具有多個存儲狀態(tài)的非易失性靜態(tài)隨機存取存儲裝置的技術。在一些示例中，多存儲狀態(tài)非易失性隨機存取存儲裝置具有兩個或更多個存儲單元。每個存儲單元可包括可被動態(tài)地編程為將該存儲單元配置為處于特定邏輯狀態(tài)的一對可編程電阻性器件。
【專利說明】
具有多個存儲狀態(tài)的非易失性SRAM
【背景技術】
[0001]除非在本文中另外表明，否則本部分中所述的材料對于本申請中的權利要求來說不是現(xiàn)有技術并且不由于被包括在本部分中而承認其是現(xiàn)有技術。
[0002]靜態(tài)隨機存取存儲器(SRAM)是使用各種機制來存儲狀態(tài)的半導體存儲裝置。例如，SRAM可在一種配置下存儲邏輯低或“O”，并且在另一配置下存儲邏輯高或“I” ARAM可被用在計算機設計中，因為其功耗、速度相對較低，并且操作簡單。SRAM的一個應用是作為用于現(xiàn)場可編程門陣列(FPGA)的配置存儲器。其它非易失性FPGA可使用閃存來存儲配置數(shù)據(jù)。SRAM通常比動態(tài)隨機存取存儲器(DRAM)更加昂貴、稀疏。因此，它們的使用可基于大小和成本考慮而受到限制。

【發(fā)明內容】

[0003]簡要地說，本文中一般地描述了用于具有多個存儲狀態(tài)的非易失性隨機存取存儲裝置的技術。在一些示例中，多存儲狀態(tài)非易失性隨機存取存儲裝置可具有兩個或更多個存儲單元。每個存儲單元可包括一對可編程電阻性器件，該對可編程電阻性器件具有在寫入操作期間可被動態(tài)地編程以將該存儲單元配置為特定邏輯狀態(tài)的電阻值。在感測操作期間，該特定對的可編程電阻性器件的電阻值可被感測為對存儲單元的邏輯狀態(tài)的指示。
[0004]在一種配置中，描述了多存儲狀態(tài)非易失性隨機存取存儲裝置。該多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置可包括第一存儲單元和第二存儲單元。第一存儲單元和第二存儲單元每個均可包括第一晶體管，其具有耦合到第一節(jié)點的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到寫入線的控制端子。第二晶體管可包括耦合到第二節(jié)點的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到寫入線的控制端子。第一可編程電阻性器件可耦合在第一位線和第一晶體管的第二端子之間。第二可編程電阻性器件可耦合在第二位線和第二晶體管的第二端子之間。第一存儲單元和第二存儲單元還可包括第三晶體管。第三晶體管可包括耦合到第一節(jié)點的第一端子、耦合到第二節(jié)點的第二端子以及耦合到寫入使能線的控制端子。第三晶體管可被配置為響應于寫入使能信號在寫入使能線上被斷言而啟動以使得電流要么從第一位線流到第二位線，要么從第二位線流到第一位線，以將邏輯高狀態(tài)或邏輯低狀態(tài)存儲在第一存儲單元或第二存儲單元中的對應的一個中。
[0005]在另一配置中，描述了多存儲狀態(tài)非易失性隨機存取存儲裝置。該多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置可包括第一存儲單元和第二存儲單元。第一存儲單元和第二存儲單元每個均可包括第一晶體管，其具有耦合到第一節(jié)點的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到感測使能線的控制端子。第一存儲單元和第二存儲單元每個均可包括第二晶體管，其具有耦合到第二節(jié)點的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到感測使能線的控制端子。第一可編程電阻性器件可耦合在第一位線和第一晶體管的第二端子之間。第二可編程電阻性器件可耦合在第二位線和第二晶體管的第二端子之間。該多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置可包括形成寫入端口的第一字線晶體管和第二字線晶體管。第一字線晶體管可耦合到第一位線，并且第二字線晶體管可耦合到第二位線。第一字線晶體管和第二字線晶體管可被配置為被啟動以使能對多存儲狀態(tài)非易失性隨機存取存儲裝置的邏輯狀態(tài)的寫入或讀取。
[0006]另外的配置是多存儲狀態(tài)非易失性隨機存取存儲裝置。該多存儲狀態(tài)非易失性隨機存取存儲裝置可包括第一存儲單元和第二存儲單元。第一存儲單元和第二存儲單元可包括第一晶體管，其具有耦合到第一節(jié)點的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到感測使能線的控制端子。第一存儲單元和第二存儲單元可包括第二晶體管，其具有耦合到第二節(jié)點的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到感測使能線的控制端子。第一可編程電阻性器件可耦合在第三節(jié)點和第一晶體管的第二端子之間。第二可編程電阻性器件可耦合在第三節(jié)點和第二晶體管的第二端子之間。該多存儲狀態(tài)非易失性隨機存取存儲裝置可包括形成寫入端口的第一字線晶體管和第二字線晶體管，其中第一字線晶體管耦合到第一位線，并且第二字線晶體管耦合到第二位線，其中這些字線晶體管被配置為被啟動以使能對多存儲狀態(tài)非易失性隨機存取存儲裝置的邏輯狀態(tài)的寫入或讀取。
[0007]進一步的配置是包括耦合到存儲器控制器的多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置的設備。存儲器控制器可被配置為控制對多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置的操作。多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置可包括第一存儲單元和第二存儲單元。第一存儲單元和第二存儲單元每個均可包括耦合到寫入使能線和第一可編程電阻性器件的第一晶體管。第一通過柵極(pass gate)晶體管的控制端子可耦合到寫入線。第一存儲單元和第二存儲單元每個均可包括耦合到寫入使能線和第二可編程電阻性器件的第二晶體管，其中第二晶體管的控制端子可耦合到寫入線。第一可編程電阻性器件可耦合到第一位線和第一晶體管的第一端子。第二可編程電阻性器件可耦合到第二位線和第二晶體管的第二端子。該多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置還可包括第三晶體管，其被配置為響應于寫入使能線上的信號而啟動以使得電流能夠從第一位線流到第二位線或者從第二位線流到第一位線，以將邏輯狀態(tài)存儲在第一存儲單元或第二存儲單元中的對應的一個中。
[0008]另一配置可以是恢復存儲裝置的邏輯狀態(tài)的方法。該方法可包括:將第一位線和第二位線設置到地;通過經(jīng)由斷言寫入使能線而啟動第三晶體管來使第一節(jié)點和第二節(jié)點均衡;通過在使未被選擇的字線保持停用的同時啟動其狀態(tài)將被恢復的存儲單元的字線來進行選擇;使寫入使能線停用；以及使所選擇的字線停用。
[0009]另一配置可以是操作多存儲狀態(tài)非易失性隨機存取存儲裝置的方法。該方法可包括:向第一晶體管斷言第一信號以使能第一晶體管的第一端子和第二晶體管的第一端子之間的電流路徑；向第一晶體管和第二晶體管斷言第二信號以啟動第一晶體管和第二晶體管；以及向第一位線斷言電壓以使電流從第一位線通過第一可編程電阻性器件、第一晶體管、第二晶體管、第二可編程電阻性器件流出到第二位線，以將第一存儲單元編程為第一邏輯狀態(tài)，或者，向第二位線斷言電壓以使電流從第二位線通過第二可編程電阻性器件、第二晶體管、第一晶體管、第一可編程電阻性器件流出到第一位線，以將第一存儲單元編程為第二邏輯狀態(tài)。
[0010]另一配置是多存儲狀態(tài)非易失性隨機存取存儲裝置。該多存儲狀態(tài)非易失性隨機存取存儲裝置可包括交叉耦合逆變電路對，其中該對的第一逆變電路的輸出耦合到該對的第二逆變電路的輸入，并且第一逆變電路的輸入耦合到第二逆變電路的輸出。該多存儲狀態(tài)非易失性隨機存取存儲裝置還可包括多個非易失性存儲單元。所述多個非易失性存儲單元中的每個可包括第一晶體管，其具有耦合到第一逆變電路的輸入的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到寫入線的控制端子。所述多個非易失性存儲單元中的每個還可包括第二晶體管，其具有耦合到第一逆變電路的輸出的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到寫入線的控制端子。第一可編程電阻性器件可耦合在第一位線和第一晶體管的第二端子之間，并且第二可編程電阻性器件可耦合在第二位線和第二晶體管的第二端子之間。第一可編程電阻性器件和第二可編程電阻性器件之間的相對電阻值表示多存儲狀態(tài)非易失性隨機存取存儲裝置存儲的二進制位的值。
[0011]另外的配置可以是包括第一存儲單元和第二存儲單元的多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置。第一存儲單元和第二存儲單元每個均可包括第一晶體管，其耦合到第一節(jié)點、第一電阻性器件和字線。第一存儲單元和第二存儲單元每個均還可包括第二晶體管，其耦合到第二節(jié)點、第二電阻性器件和所述字線。第一電阻性器件可耦合到第一位線和第一晶體管。第二電阻性器件可耦合到第二位線和第二晶體管。第一存儲單元和第二存儲單元每個均還可包括第三晶體管，其耦合到第一節(jié)點、第二節(jié)點和寫入使能線，其中第三晶體管被配置為響應于寫入使能信號在寫入使能線上被斷言而啟動以使得電流要么從第一位線流到第二位線，要么從第二位線流到第一位線，以將邏輯高狀態(tài)或邏輯低狀態(tài)存儲在第一存儲單元或第二存儲單元中的對應的一個中。
[0012]前面的概要僅僅是說明性的，而并不意圖以任何方式是限制性的。除了上述說明性的方面、實施例和特征，另外的方面、實施例和特征將通過參考附圖和下面的詳細描述而變得顯而易見。
【附圖說明】
[0013]通過結合附圖進行的以下描述和所附權利要求，本公開的前述和其它特征將變得更充分地顯而易見。應當理解，這些附圖僅僅描繪了根據(jù)本公開的幾個實施例并且因此不應被認為是對其范圍的限制，將通過使用附圖來更具體地、更詳細地描述本公開，在附圖中:
[0014]圖1是處于低電阻狀態(tài)的可編程電阻性器件的側視圖；
[0015]圖2是處于高電阻狀態(tài)的可編程電阻性器件的側視圖；
[0016]圖3是說明示例多存儲狀態(tài)非易失性SRAM(nvSRAM)器件的示意性電路圖；
[0017]圖4是示出對圖3的示例多存儲狀態(tài)nvSRAM器件的存儲單元的示例寫入操作的信號時序圖；
[0018]圖5是說明另一示例多存儲狀態(tài)nvSRAM器件的示意性電路圖；
[0019]圖6是說明又一示例多存儲狀態(tài)nvSRAM器件的示意性電路圖；
[0020]圖7是在其中nvSRAM器件可被配置以便工作的說明性計算機架構；以及[0021 ]圖8是被布置為用于實施nvSRAM的示例計算裝置的框圖，
[0022]所有附圖都是依照本文中所呈現(xiàn)的至少一些實施例來安排的。
【具體實施方式】
[0023]在以下詳細描述中，對附圖進行參考，所述附圖形成詳細描述的一部分。除非上下文另外指示，否則在附圖中，相似的符號通常標識相似的部件。在詳細描述、附圖和權利要求中描述的說明性實施例并不意味著是限制性的。在不脫離本文所提供的主題的精神或范圍的情況下，可以利用其它實施例，以及可以進行其它改變。如在本文中一般地描述的和在圖中示出的那樣，本公開的各方面可以以廣泛多樣的不同配置被布置、替代、組合、分割和設計，所有這些在本文中都被明確地構想。
[0024]本公開一般地尤其針對用于具有多個存儲單元的多存儲狀態(tài)nvSRAM的技術。在一些實施例中，多存儲狀態(tài)nvSRAM中的存儲單元可具有相同的邏輯狀態(tài)或不同的邏輯狀態(tài)。例如，多存儲狀態(tài)nvSRAM中的存儲單元可具有在其中被編程的、具有與第一邏輯值(例如，邏輯高)對應的高電阻狀態(tài)的一個可編程電阻性器件以及具有與第二邏輯值(例如，邏輯低)對應的低電阻狀態(tài)的另一個可編程電阻性器件，以及它們的變體。第一邏輯值和第二邏輯值的示例邏輯值可對應于電阻值的高/高、低/低、高/低和低/高組合。在一些另外的配置中，取決于所使用的可編程電阻性器件(諸如可編程電阻器)的數(shù)量，多存儲狀態(tài)nvSRAM中的存儲單元可具有兩個或更多個存儲狀態(tài)。如本文中所使用的，“存儲狀態(tài)”可參考nvSRAM中的存儲單元的邏輯狀態(tài)被使用。如本文中所使用的術語“存儲狀態(tài)”一般不是nvSRAM器件或者nvSRAM單元中的一個或多個的操作(或有效)狀態(tài)。
[0025]圖1是根據(jù)本文中所述的至少一些實施例布置的處于低電阻狀態(tài)的可編程電阻性器件100的側視圖。術語“低”和“高”在相對的意義上被使用，并不意味著、且并非意圖指定任何特定的量度或程度?？删幊屉娮栊云骷?00可以是具有自旋極化編程配置的磁性隧道結(MTJ)可編程電阻器或其它電阻性器件。具有自旋極化編程配置的磁性隧道結電阻器的使用僅僅是出于說明的目的，其它類型的可編程電阻性器件可被使用。電阻性器件100也可基于導電橋電阻器、金屬氧化物雙極燈絲、金屬氧化物雙極界面效應或非晶硅開關介質。其它電阻性器件可被使用，包括取決于施加在兩個節(jié)點上的電壓極性和幅度可被置于高電阻狀態(tài)或低電阻狀態(tài)的那些。在一些配置中，第一可編程電阻性器件和第二可編程電阻性器件之間的相對電阻值可被用來存儲二進制位。
[0026]可編程電阻性器件100可包括第一鐵磁層102、第二鐵磁層104和絕緣體106。在一些配置中，絕緣體106的厚度可小得足以允許由于隧道效應而導致的從第一鐵磁層102到第二鐵磁層104(反之亦然)的電子轉移?？删幊屉娮栊云骷?00還可包括第一端子(Tl)和第二端子(T2)，取決于通過該器件的電流流動方向，這些端子可交換地作為輸入端子和輸出端子而工作。
[0027]可編程電阻性器件100的電阻值可部分取決于第一鐵磁層102相對于第二鐵磁層104的相對磁化方向以及這些層本身的磁性和物理性質。當?shù)谝昏F磁層102和第二鐵磁層104的自旋極化平行(如表示極化方向的類似地對齊的箭頭所示的)時，可編程電阻性器件100的電阻值可對應于低值或第一狀態(tài)。
[0028]如果電阻性器件100是自旋轉移扭矩(STT)磁性隧道結電阻器，為了引起第一鐵磁層102相對于第二鐵磁層104的磁化方向之間相對變化，可編程電阻性器件100的一個鐵磁層可以改變，而另一個鐵磁層可以保持不變。在一些配置中，第一鐵磁層102可被稱為“釘扎”或“牢固”層，而第二鐵磁層104可被稱為“自由”層。釘扎層可被配置為保持處于特定的電阻狀態(tài)，而自由層可被配置為可在兩個或更多個電阻狀態(tài)之間切換。任何特定的層都不要求是自由層或釘扎層。
[0029]在STT磁性隧道結電阻器中，電流可被引入以控制自由層的磁化方向。磁化方向可經(jīng)由驅動電流中的電子和自由層中的電子之間的自旋交換而被控制和切換。在一些配置中，電流的使用可能不要求外部磁場的施加。在各種實施例中，可實施任何合適的引入自旋極化電流或施加自旋扭矩的方法。例如，自旋扭矩可通過使用與第一鐵磁層102的磁場進行磁通信的外部磁場而被施加。在圖1中所示的配置中，作為釘扎層的第一鐵磁層102的磁化方向相對來說不受通過作為自由層的第二鐵磁層104的電流流動方向的影響?？删幊烫匦钥杀挥迷趎vSRAM器件中來存儲多個狀態(tài)以及改變這些狀態(tài)。
[0030]可對可編程電阻性器件100執(zhí)行至少兩個操作，感測操作和寫入操作。如本文中所使用的，“感測操作”可被用來從nvSRAM器件讀取一個或多個位?？删幊屉娮栊云骷?00的電阻在寫入操作期間可被改變。將可編程電阻性器件100的電阻從第一電阻狀態(tài)變?yōu)榈诙娮锠顟B(tài)可通過使某一方向的寫入電流通過可編程電阻器的層以改變不同層之間的相對自旋極化來實現(xiàn)。
[0031]在圖1中，可編程電阻性器件100處于與相對較低的電阻值對應的平行配置中。為了將可編程電阻性器件100編程為平行配置，可在從端子T2到端子Tl的方向上引入寫入電流。在圖1中所示的配置中，在從端子T2到端子Tl的方向上的電流流動使第二鐵磁層104(自由層)的自旋極化與第一鐵磁層102(釘扎層)對齊。特定的電流密度和持續(xù)時間可被用來對可編程電阻性器件100進行編程，這可取決于可編程電阻性器件100的特定類型和構造而變化。用于對可編程電阻性器件100進行編程的特定電流密度和持續(xù)時間可被選擇以確保第二鐵磁層104具有足夠的時間來通過足夠大的自旋扭矩改變到新方向。示例編程時序序列在下面的圖4中被以舉例的方式說明。寫入電流方向可被反向以將可編程電阻性器件100編程為不同的電阻水平，這在圖2中被更詳細地說明。
[0032]圖2是根據(jù)本文中所述的至少一些實施例布置的處于高電阻狀態(tài)的可編程電阻性器件100的側視圖。如每個層中的相反的箭頭方向所指示的，第一鐵磁層102和第二鐵磁層104的自旋極化是反平行的。由于其反平行自旋極化，圖2中所示的可編程電阻性器件100的電阻在與圖1中的可編程電阻性器件100配置的電阻相比時可能相對較高。為了將可編程電阻性器件100編程為圖2中所示的反平行配置，可在從端子Tl到端子T2的方向上引入寫入電流。第二鐵磁層104的自旋極化從圖1中所示的平行配置被反向變?yōu)閳D2中所示的反平行配置。
[0033]被編程到可編程電阻性器件100中的高電阻值和低電阻值可被用來存儲邏輯狀態(tài)。當處于高電阻狀態(tài)(諸如圖2的反平行配置)時，與當處于圖1的平行自旋極化配置時在可編程電阻性器件100上顯現(xiàn)的電壓相比，從端子Tl到端子T2的讀取電流的施加可導致在可編程電阻性器件100上顯現(xiàn)的更高的電壓。在處于高或第一邏輯狀態(tài)的可編程電阻性器件100上顯現(xiàn)的電壓可被感測為二進制位“I”，而在處于低或第二邏輯狀態(tài)的可編程電阻性器件100上顯現(xiàn)的低電壓可被感測為二進制位“O”。在一個示例中，在可編程電阻性器件100處于圖2的反平行配置時二進制位“I”可被存儲，而在可編程電阻性器件100處于圖1的平行配置時二進制位“O”可被存儲。
[0034]作為二進制狀態(tài)的替換或者附加，一些配置可被用在模擬類型的電路布置中。例如，自旋極化的程度可被以增量方式向上或向下調整。增量變化可提供可被配置為多于兩個的電阻水平的可編程電阻性器件100。在可編程電阻性器件100上顯現(xiàn)的電壓可類似于模擬電路那樣以“度”被測量，而不是以二進制的方式被測量。
[0035]圖3是說明根據(jù)本文中所述的至少一些實施例布置的示例多存儲狀態(tài)nvSRAM器件300的示意性電路圖。nvSRAM器件300可具有多個存儲單元，其被標識為第一存儲單元301和第η存儲單元303。第一存儲單元301和第η存儲單元303可提供兩個存儲或邏輯狀態(tài)。可實施多于兩個存儲狀態(tài)的更多的存儲狀態(tài)。盡管圖3描述了兩個存儲單元，但是根據(jù)本文中所述的各種配置，可使用多于兩個的存儲單元。
[0036]在nvSRAM器件300中，晶體管302包括耦合到第一電源線(例如，Vdd)的第一端子、耦合到第一節(jié)點NI的第二端子以及耦合到第二節(jié)點N2的控制端子。晶體管304包括耦合到第一電源線(例如，Vdd)的第一端子、親合到第三節(jié)點N3的第二端子以及耦合到第四節(jié)點N4的控制端子。晶體管310包括耦合到第二節(jié)點N2的第一端子、耦合到第四節(jié)點N4的第二端子以及耦合到寫入使能線WE的控制端子。晶體管306包耦合到第五節(jié)點N5的第一端子、耦合到地的第二端子以及耦合到第二節(jié)點N2的控制端子。晶體管308包括耦合到第六節(jié)點N6的第一端子、耦合到地的第二端子以及耦合到第四節(jié)點N4的控制端子。
[0037]在第一存儲單元301中，晶體管314包括耦合到可編程電阻性器件312的釘扎層的第一端子、耦合到第一節(jié)點NI的第二端子以及耦合到第一寫入線WLl的控制端子。晶體管316包括耦合到可編程電阻性器件318的釘扎層的第一端子、耦合到第三節(jié)點N3的第二端子以及耦合到第一寫入線WLl的控制端子?？删幊屉娮栊云骷?12包括耦合到晶體管314的第一端子的釘扎層以及耦合到第一位線BL的自由層?？删幊屉娮栊云骷?18包括耦合到晶體管316的第一端子的釘扎層以及耦合到第二位線BLN的自由層。注意，晶體管和電阻器的位置可交換，例如，312和314可以切換位置，其中314耦合在位線和314之間，而312耦合在314和節(jié)點NI之間。
[0038]在第η存儲單元303中，晶體管322包括耦合到可編程電阻性器件320的釘扎層的第一端子、耦合到第五節(jié)點Ν5的第二端子以及耦合到第η寫入線WLN的控制端子。晶體管324包括耦合到可編程電阻性器件326的釘扎層的第一端子、耦合到第六節(jié)點Ν6的第二端子以及耦合到第η寫入線WLN的控制端子?？删幊屉娮栊云骷?20包括耦合到晶體管322的第一端子的釘扎層以及耦合到第一位線BL的自由層?？删幊屉娮栊云骷?26包括耦合到晶體管324的第一端子的釘扎層以及耦合到第二位線BLN的自由層。
[0039]在一些配置中，包括晶體管302和晶體管304的對以及包括晶體管306和晶體管308的對充當交叉耦合逆變器對。在一些配置中，交叉耦合逆變器對可提供感測電路?？梢允蔷w管302或306的第一逆變器的輸出可耦合到第二逆變器的輸入，第二逆變器可以是晶體管304或308。第一逆變器的輸入也可耦合到第二逆變器的輸出。
[0040]為了簡化本文中的解釋，將在各種逆變器的情景下概括地描述本發(fā)明電路?？商鎿Q逆變器的是或者除了逆變器之外，被配置為提供逆變能力的其它類型的逆變電路可被使用。此類其它類型的逆變電路可包括例如逆變邏輯配置和邏輯門(適合被耦合以提供逆變的NAND、NOR、AND、OR等)、模擬和/或數(shù)字逆變電路、變壓器、觸發(fā)器、雙穩(wěn)鎖存器和/或其它。[0041 ]用于nvSRAM器件300的各種控制端子可包括位線(例如，第一位線BL、第二位線BLN等)和多個字線(例如，第一字線WL1、第η字線WLN等)。在一些示例中，對nvSRAM器件300的第一存儲單元301的訪問可由第一寫入線WLl使能，對nvSRAM器件300的第η存儲單元303的訪問可由第η寫入線WLN使能。第一位線BL和第二位線BLN可被用作用于在感測和/或寫入操作期間傳送數(shù)據(jù)的數(shù)據(jù)總線線路。
[0042]在圖3中所示的配置中，第一存儲單元301的二進制“I”狀態(tài)可對應于可編程電阻性器件312處于平行配置并且可編程電阻性器件318處于反平行配置。為了將二進制“I”寫入到第一存儲單元301，寫入使能信號可經(jīng)由寫入使能線WE被耦合到晶體管310的控制端子。晶體管302和304可通過關斷電源Vdd而被停用。第一寫入線WLl被斷言以啟動晶體管314和316。第一位線BL被使得達到高于電源電壓(Vdd)的電壓(Vpp)?？商鎿Q使用開關SI的是或者除了使用開關SI之外，可使用各種方法和技術來將電壓(Vpp)引入到第一位線BL。
[0043]當?shù)谝晃痪€BL被使得達到該電壓(Vpp)時，電流通過可編程電阻性器件312、晶體管314和316、可編程電阻性器件318并流出到第二位線BLN，從而從第一位線BL流到第二位線BLN，第二位線BLN被設置為低于Vpp電壓，例如，地。在某一時間段之后，可編程電阻性器件312被編程為平行配置，并且可編程電阻性器件318被編程為反平行配置，從而對于第一存儲單元301導致二進制“O”狀態(tài)。一旦被編程，電壓(Vpp)就被從第一位線BL移除，并且寫入使能線WE和第一寫入線WLl被解除斷言，使得晶體管314和316被停用并且晶體管302和304被啟動。
[0044]為了將二進制“I”寫入到第一存儲單元301，寫入使能信號經(jīng)由寫入使能線WE被耦合到晶體管310的控制端子。晶體管302和304通過晶體管310的啟動而被停用。第一寫入線WLl被斷言以啟動晶體管314和316。第二位線BLN被使得達到高于電源電壓(Vdd)的電壓(Vpp)?？商鎿Q使用開關S2的是或者除了使用開關S2之外，可使用各種方法和技術來將電壓(Vpp)引入到第二位線BLN。
[0045]當?shù)诙痪€BLN被使得達到電壓(Vpp)時，電流通過可編程電阻性器件318、晶體管316和314、可編程電阻性器件312并且流出到第一位線BL，從而從第二位線BLN流到第一位線BL，第一位線BL被設置為低于Vpp電壓，例如，地。在某一時間段之后，可編程電阻性器件312被編程為反平行配置，并且可編程電阻性器件318被編程為平行配置，從而對于第一存儲單元301導致二進制“I”狀態(tài)。一旦被編程，電壓(Vpp)就被從第二位線BLN移除，并且寫入使能線WE和第一寫入線WLl被解除斷言，使得晶體管314和316被停用并且晶體管302和304被啟動。
[0046]第η存儲單元303也可被編程。為了將二進制“I”寫入到第η存儲單元303，寫入使能信號經(jīng)由寫入使能線WE被耦合到晶體管310的控制端子。晶體管306和308通過晶體管310的啟動而被停用。第η寫入線WLN被斷言以啟動晶體管322和324。第一位線BL被使得達到高于電源電壓(Vdd)的電壓(Vpp)。當?shù)谝晃痪€BL被使得達到該電壓(Vpp)時，電流通過可編程電阻性器件320、晶體管322和324、可編程電阻性器件326并且流出到第二位線BLN，從而從第一位線BL流到第二位線BLN，第二位線BLN被設置為低于Vpp電壓，例如，地。在某一時間段之后，可編程電阻性器件320被編程為平行配置，并且可編程電阻性器件326被編程為反平行配置，從而對于第η存儲單元303導致二進制“O”狀態(tài)。一旦被編程，電壓(Vpp)就被從第一位線BL移除，并且寫入使能線WE和第η寫入線WLN被解除斷言，使得晶體管322和324被停用并且晶體管306和308被啟動。
[0047]為了將二進制“I”寫入到第η存儲單元303，寫入使能信號經(jīng)由寫入使能線WE被耦合到晶體管310的控制端子。晶體管306和308通過晶體管310的啟動而被停用。第η寫入線WLN被斷言以啟動晶體管322和324。第二位線BLN被使得達到高于電源電壓(Vdd)的電壓(Vpp)。當?shù)诙痪€BLN被使得達到該電壓(Vpp)時，電流通過可編程電阻性器件326、晶體管324和322、可編程電阻性器件320并且流出到第一位線BL，從而從第二位線BLN流到第一位線BL，第一位線BL被設置為低于Vpp電壓，例如，地。在某一時間段之后，可編程電阻性器件320被編程為反平行配置，并且可編程電阻性器件326被編程為平行配置，從而對于第η存儲單元303導致二進制“I”狀態(tài)。一旦被編程，電壓(Vpp)就被從第二位線BLN移除，并且寫入使能線WE和第η寫入線WLN被解除斷言，使得晶體管322和326被停用并且晶體管306和308被啟動。
[0048]圖3中所示的配置可提供各種特征，其中一些在上面被說明。例如，第一存儲單元301和第η存儲單元303的邏輯狀態(tài)可與該狀態(tài)在可編程電阻性器件312、318、320和326中的加載同時地被寫入。在nvSRAM器件300中，通過使用第一寫入線WLl和寫入使能線WE，可在同一操作中將邏輯狀態(tài)寫入并編程到nvSRAM器件300中。
[0049]各種類型的晶體管可被使用。為了說明的目的，以下公開使用金屬氧化物半導體場效應晶體管(MOSFET) JOSFET可具有源極端子(例如，第一端子)、漏極端子(例如，第二端子)以及控制端子。當適當水平的偏置信號被施加于控制端子時，晶體管可被啟動(例如，被偏置到有效工作狀態(tài))，由此源極端子和漏極端子之間的傳導可被促進。取決于晶體管的類型(例如，N型或P型)，適當水平的偏置信號可被施加，或者先前施加的偏置信號可被移除，以使晶體管被停用，由此可使源極和漏極之間的傳導失效。MOSFET“端子”也可被稱為“端□ ”。
[0050]在一些配置中，nvSRAM器件300或者存儲單元301和303中的一個的有效狀態(tài)可被選擇。例如，有效狀態(tài)可被選擇以將nvSRAM器件300掉電之后的狀態(tài)恢復為存儲在給定存儲單元中的狀態(tài)。為了執(zhí)行前面的示例的恢復操作，第一位線BL和第二位線BLN被設置到地。第一字線WLl被啟動，從而使晶體管314和316啟動。電源電壓被施加于nvSRAM器件300。第一字線WLl之后被停用。
[0051]另一操作可以是在不移除源電壓(例如，Vdd)的情況下從有效狀態(tài)切換到存儲在特定存儲單元中的另一狀態(tài)。例如，存儲在第二存儲單元303中的狀態(tài)可通過使第一位線BL和第二位線BLN接地而被切換為nvSRAM器件300的有效狀態(tài)。寫入使能線WE被啟動，這使節(jié)點NI和N3均衡。第η寫入線WLN被啟動，同時使第一寫入線保持停用。寫入使能線WE然后被停用，接著第η寫入線WLN被停用。將關于圖4來進一步描述nvSRAM器件300的操作。
[0052]圖4是示出根據(jù)本文中所呈現(xiàn)的至少一些實施例布置的對圖3的nvSRAM器件300的第一存儲單元301的示例寫入操作的信號時序圖。在圖4中，信號包括寫入使能線WE、用于第一存儲單元301的第一寫入線WL1、第一位線BL和第二位線BLN。為了將邏輯高或邏輯“I”寫入到第一存儲單元301中，在時間tl，寫入使能線WE和第一寫入線WLl被斷言(例如，邏輯高電平或邏輯I電平，諸如Vdd)。第一位線BL被使得達到高于高電源電壓的電壓(例如，Vpp)，而第二位線BLN保持在低電源電壓(例如，Vss)或地。
[0053]晶體管314和316響應于被斷言的第一寫入線WLl而被啟動，晶體管310響應于被斷言的寫入使能線WE而被啟動，并且在第一位線BL到第二位線BLN之間通過第一可編程電阻性器件312、第一晶體管314、晶體管310、第二晶體管316和第二可編程電阻性器件318形成傳導路徑。在一些配置中，可使第一位線BL在不同于寫入使能線WE和第一寫入線WLl被斷言時的時間達到所述電壓。在一些示例中，延遲可被插入以確保晶體管302和304被充分停用并且晶體管312和316被充分啟動。
[0054]為了結束第一可編程電阻性器件312和第二可編程電阻性器件318的編程，在時間t2，使第一位線BL達到低電平，諸如低電源電平(例如，Vss)或地。與第一位線BL被使得達到低電平的時間同時地或者在與其接近的時間、諸如時間t3，寫入使能線WE和第一寫入線WLl可被解除斷言(例如，使其達到低電源電平或地)。
[0055]在一些配置中，時間延遲可被插入使第一位線BL達到低電平的時間與使寫入使能線WE和第一寫入線WL1達到低電平的時間之間。時間延遲可被用來提高邏輯高被寫入到第一存儲單元301上的概率。寫入使能線WE和第一寫入線WLl可被保持在高電平達一定的持續(xù)時間。在一些實施方式中，寫入使能線WE和第一寫入線WLl的脈寬可以為例如從大約5納秒到大約50納秒。
[0056]為了將邏輯低或邏輯“O”寫入到第一存儲單元301中，在時間t4，寫入使能線WE和第一寫入線WLl被斷言(例如，使其達到高電平(諸如Vdd)、邏輯T或邏輯高)。當?shù)诙痪€BLN被使得達到高電壓電平時，電流通過從第二位線BLN、第二可編程電阻性器件318、晶體管316、晶體管314、第一可編程電阻性器件312到達第一位線BL的電流路徑從第二位線BLN流到第一位線BL。該電流流動方向使第二可編程電阻性器件318被編程為平行配置并且第一可編程電阻性器件312被編程為反平行配置。
[0057]為了結束第一可編程電阻性器件312和第二可編程電阻性器件318的編程，在時間t5，第二位線BLN被使得達到低電平，諸如地。與第二位線BLN被使得達到低電平的時間同時地或者在與其接近的時間，諸如時間t6，寫入使能線WE和第一寫入線WLl被解除斷言(例如，使其達到低電平，通常為地)。在一些配置中，時間延遲可被插入第二位線BLN被使得達到低電平的時間與寫入使能線WE和第一寫入線WLl被使得達到低電平的時間之間。時間延遲可被用來提高邏輯低被成功地寫入到第一存儲單元301上的概率。
[0058]圖5是根據(jù)本文中所呈現(xiàn)的至少一些實施例布置的說明另一示例多存儲狀態(tài)nvSRAM器件500的示意性電路圖。nvSRAM器件500具有多個存儲單元，其被標識為第一存儲單元501和第二存儲單元503。第一存儲單元501和第二存儲單元503可被編程為存儲不同的狀態(tài)?？蓪嵤┒嘤趦蓚€存儲狀態(tài)的更多的存儲狀態(tài)。盡管圖5描述了兩個存儲單元，但是在本文中所述的各種配置中可使用多于兩個的存儲單元。
[0059]邏輯狀態(tài)由nvSRAM器件500通過以下操作來存儲，S卩，將邏輯狀態(tài)寫入到nvSRAM器件500中，并且然后通過對可編程電阻性器件進行編程來存儲邏輯狀態(tài)。寫入操作通過共同形成“寫入端口”的晶體管528和530被控制，并且編程操作通過感測使能線SE_1和SE_2被控制。晶體管528包括耦合到位線BL的第一端子、耦合到第一節(jié)點A的第二端子以及耦合到字線WL的控制端子。晶體管530包括耦合到位線BLN的第一端子、耦合到第二節(jié)點B的第二端子以及耦合到字線WL的控制端子。晶體管502包括耦合到第一電源線(例如，Vdd)的第一端子、耦合到第一節(jié)點A的第二端子以及耦合到第二節(jié)點B的控制端子。晶體管504包括耦合到第一電源線(例如，Vdd)的第一端子、親合到第二節(jié)點B的第二端子以及耦合到第一節(jié)點A的控制端子。
[0060]在第一存儲單元501中，晶體管514包括耦合到可編程電阻性器件512的釘扎層的第一端子、耦合到第三節(jié)點C的第二端子以及耦合到感測使能線SE_1的控制端子。可編程電阻性器件512包括耦合到晶體管514的第一端子的釘扎層以及耦合到位線BL的自由層。晶體管516包括耦合到可編程電阻性器件518的釘扎層的第一端子、耦合到第四節(jié)點D的第二端子以及耦合到感測使能線SE_1的控制端子?？删幊屉娮栊云骷?18包括耦合到晶體管516的第一端子的釘扎層以及耦合到位線BLN的自由層。
[0061]在第二存儲單元503中，晶體管522包括耦合到可編程電阻性器件520的釘扎層的第一端子、耦合到第五節(jié)點E的第二端子以及耦合到感測使能線SE_2的控制端子?？删幊屉娮栊云骷?20包括耦合到晶體管522的第一端子的釘扎層以及耦合到位線BL的自由層。晶體管524包括耦合到可編程電阻性器件526的釘扎層的第一端子、耦合到第六節(jié)點F的第二端子以及耦合到感測使能線SE_2的控制端子?？删幊屉娮栊云骷?26包括耦合到晶體管524的第一端子的釘扎層以及耦合到位線BLN的自由層。
[0062]在一些配置中，晶體管502、504、506和508可被認為是交叉耦合逆變器對，使得nvSRAM器件500的一個部分移至邏輯高值，同時使nvSRAM器件500的另一個部分移至邏輯低值。
[0063 ]特定的SRAM狀態(tài)可首先使用常規(guī)的SRAM編程方法、通過字線WL、使用寫入端口被寫入到nvSRAM器件500中。第一位線BL或第二位線BLN被使得達到特定邏輯狀態(tài)。字線WL被斷言，從而使晶體管528和530啟動，分別通過節(jié)點A和B將字線WL上存在的與期望的特定邏輯狀態(tài)對應的電壓加載在節(jié)點C和D處。例如，在第三節(jié)點C為Vdd、第四節(jié)點D為地的情況下，邏輯“I”狀態(tài)可被寫入到nvSRAM器件500。一旦邏輯狀態(tài)被寫入到nvSRAM器件500中，第一位線BL、第二位線BLN和字線WL就被解除斷言。
[0064]為了將可編程電阻性器件512和516編程為存儲寫入到nvSRAM器件500中的邏輯“I”狀態(tài)，第一位線BL和第二位線BLN被使得達到Vdd/2。感測使能線SE_1被斷言以啟動晶體管514和516。電流將從處于Vdd的第三節(jié)點C流到處于Vdd/2的第一位線BL，以將可編程電阻性器件512編程為高電阻狀態(tài)。同時，電流將從處于Vdd/2的第二位線BLN流到接地的第四節(jié)點D，以將可編程電阻性器件518編程為低電阻狀態(tài)。在適當時間之后，感測使能線SE_1被解除斷言，從而完成對nvSRAM器件500的第一存儲單元501的存儲處理。在一些配置中，可能要求使Vdd達到比其正常工作電位更高的電位。
[0065]為了將可編程電阻性器件520和526編程為存儲被寫入到nvSRAM器件500中的邏輯“I”狀態(tài)，第一位線BL和第二位線BLN被使得達到Vdd/2。感測使能線SE_2被斷言以啟動晶體管522和524。電流將從處于Vdd的第五節(jié)點E流到處于Vdd/2的第一位線BL，以將可編程電阻性器件520編程為高電阻狀態(tài)。同時，電流將從處于Vdd/2的第二位線BLN流到接地的第六節(jié)點F，以將可編程電阻性器件526編程為低電阻狀態(tài)。在適當時間之后，感測使能線SE_1被解除斷言，從而完成對nvSRAM器件500的第二存儲單元503的存儲處理。
[0066]如果nvSRAM器件500需要被恢復到特定狀態(tài)，則可使第一位線BL和第二位線BLN接地，同時啟動晶體管528或530，其可工作以重置或清除nvSRAM器件500的當前有效狀態(tài)。nvSRAM器件500然后通過將感測使能線SE_1設置為Vdd并且將感測使能線SE_2設置為地而被通電。第一可編程電阻器512的低電阻率提供到地的低電阻路徑，從而使節(jié)點A接地，迫使節(jié)點B達到Vdd，將nvSRAM器件500恢復到特定狀態(tài)，例如，邏輯“O”或低。
[0067]另一個操作可以是將nvSRAM器件500的有效狀態(tài)存儲到存儲單元501或503中的一個。在一個示例中，將“I”有效狀態(tài)存儲到存儲單元的存儲操作可以以下面的方式實現(xiàn)。可以使第一位線BL和第二位線BLN達到Vpp/2。可以使電源達到Vpp。使能對應的感測使能線SE_1。電流將從節(jié)點A流到第一位線BL，并且從第二位線BLN流到節(jié)點B。該處理將可編程電阻性器件512編程為一個電阻狀態(tài)(例如，高電阻)，同時將可編程電阻性器件518編程為另一個電阻狀態(tài)(例如，低電阻)。
[0068]圖6是根據(jù)本文中所呈現(xiàn)的至少一些實施例布置的說明又一個示例多存儲狀態(tài)nvSRAM器件600的示意性電路圖。nvSRAM器件600包括第一存儲單元601和第二存儲單元603。用于nvSRAM器件600的各種控制端子可包括位線(例如，第一位線BL、第二位線BLN等)和寫入線WL。在一些示例中，對nvSRAM器件600的第一存儲單元601的訪問可由電壓源VSl使能，對nvSRAM器件600的第二存儲單元603的訪問可由電壓源VS2使能。使能電壓Venb可被用來將電源電壓Vdd耦合到第一存儲單元601和第二存儲單元603。
[0069]第一存儲單元601包括晶體管614，其具有耦合到可編程電阻性器件612的釘扎層的第一端子、耦合到節(jié)點G的第二端子以及耦合到電壓源VSl的控制端子。可編程電阻性器件612包括耦合到晶體管614的第一端子的釘扎層以及耦合到節(jié)點I的自由層。晶體管616包括耦合到可編程電阻性器件618的釘扎層的第一端子、耦合到節(jié)點H的第二端子以及耦合到電壓源VSl的控制端子?？删幊屉娮栊云骷?18包括耦合到晶體管616的第一端子的釘扎層以及耦合到節(jié)點I的自由層。
[0070]第二存儲單元603包括晶體管622，其具有耦合到可編程電阻性器件620的釘扎層的第一端子、耦合到節(jié)點G的第二端子以及耦合到電壓源VS2的控制端子。可編程電阻性器件620包括耦合到晶體管622的第一端子的釘扎層以及耦合到節(jié)點J的自由層。晶體管624包括耦合到可編程電阻性器件626的釘扎層的第一端子、耦合到節(jié)點H的第二端子以及耦合到電壓源VS2的控制端子?？删幊屉娮栊云骷?26包括耦合到晶體管624的第一端子的釘扎層以及耦合到節(jié)點J的自由層。
[0071]與寫入線WL—起共同形成“寫入端口”的晶體管628和晶體管630使得能夠將邏輯狀態(tài)寫入到nvSRAM器件600中^vSRAM器件600還包括第一逆變器642和第二逆變器644。第一逆變器642的輸出端子通過節(jié)點L耦合到第二逆變器644的輸入端子，并且第二逆變器644的輸出端子通過節(jié)點Kf禹合到第一逆變器642的輸入端子。將輸出端子親合到第一逆變器642和第二逆變器644的輸入端子形成雙穩(wěn)鎖存器，其在功率被提供給nvSRAM器件600時幫助存儲邏輯(或“有效”)狀態(tài)。
[0072]為了將二進制“I”寫入到第一存儲單元601(其由處于高電阻狀態(tài)的可編程電阻性器件612和處于相對較低電阻狀態(tài)的可編程電阻性器件618表示)，將使能電壓Venb去能化，并且電壓源VSl被賦能以啟動晶體管614和616。寫入使能信號經(jīng)由寫入線WL被耦合到晶體管628和630的控制端子。位線BLN被賦能，從而使電流經(jīng)由通過晶體管630、晶體管616、可編程電阻性器件618、可編程電阻性器件612、晶體管614、晶體管628并且流出到位線BL的電流路徑從位線BLN流到位線BL。一旦編程完成，寫入線WL就被停用，使能電壓Venb被賦能以啟動晶體管640，并且nvSRAM器件600通過晶體管640被源電壓Vdd賦能。
[0073]為了將二進制“O”寫入到第一存儲單元601，使能電壓Venb被去能化，并且電壓源VSl被賦能以啟動晶體管614和616。寫入使能信號經(jīng)由寫入線WL耦合到晶體管628和630的控制端子。位線BLN被賦能，從而使電流經(jīng)由通過晶體管628、晶體管614、可編程電阻性器件612、可編程電阻性器件618、晶體管616、晶體管630并且流出到位線BLN的電流路徑從位線BL流到位線BLN。一旦編程完成，寫入線WL就被去能化，使能電壓Venb被賦能以啟動晶體管640，并且nvSRAM器件600通過晶體管640被源電壓Vdd賦能。
[0074]為了將二進制“I”寫入到第二存儲單元603，使能電壓Venb被去能化，并且電壓源VS2被賦能以啟動晶體管622和624。寫入使能信號經(jīng)由寫入線WL被耦合到晶體管628和630的控制端子。位線BLN被賦能，使電流經(jīng)由通過晶體管630、晶體管624、可編程電阻性器件626、可編程電阻性器件620、晶體管622、晶體管628并且流出到位線BL的電流路徑從位線BLN流到位線BL。一旦編程完成，寫入線WL就被停用，使能電壓Venb被賦能以啟動晶體管640，并且nvSRAM器件600通過晶體管640被電壓源Vdd賦能。
[0075]為了將二進制“O”寫入到第二存儲單元603，使能電壓Venb被去能化，并且電壓源VS2被賦能以啟動晶體管622和624。寫入使能信號經(jīng)由寫入線WL被耦合到晶體管628和630的控制端子。位線BL被賦能，使得電流經(jīng)由通過晶體管628、晶體管622、可編程電阻性器件620、可編程電阻性器件626、晶體管624、晶體管630并且流出到位線BLN的電流路徑從位線BL流到位線BLN。一旦編程完成，寫入線WL就被去能化，使能電壓Venb被賦能以啟動晶體管640，并且nvSRAM器件600通過晶體管640被源電壓Vdd賦能。
[0076]圖7是根據(jù)本文中所呈現(xiàn)的至少一些實施例布置的在其中nvSRAM器件可被配置以便工作的說明性計算機架構600。圖7中所示的計算機架構700包括中央處理單元(“CPU” )702、系統(tǒng)存儲器704(包括nvSRAM 706和只讀存儲器(“ROM”)708)以及將存儲器704耦合到CPU 702的系統(tǒng)總線710。包含諸如在啟動期間幫助在計算機架構700內的元件之間傳送信息的例程的基本輸入/輸出系統(tǒng)可被存儲在ROM 708中。計算機架構700還可包括存儲器控制器720，其通過控制到存儲器704中或從存儲器704的數(shù)據(jù)流動來控制存儲器704。計算機架構700還可包括用于接收和處理來自若干個其它的裝置(包括鍵盤、鼠標或電子觸針)的輸入的輸入/輸出控制器718。類似地，輸入/輸出控制器718可將輸出提供給顯示屏幕、打印機或其它類型的輸出裝置。
[0077]存儲器控制器720可通過(除了其它功能之夕卜)將nvSRAM 706配置為使電流流過形成存儲狀態(tài)之一的可編程電阻性器件對來促進nvSRAM 706對一個或多個存儲狀態(tài)的存儲。例如，關于圖3，存儲器控制器720可通過使寫入使能線WE和第一寫入線WLl達到Vdd并且使第一位線BL達到高于Vdd的電壓來控制邏輯高到第一存儲單元301中的寫入。同樣地關于圖3，存儲器控制器720可通過使寫入使能線WE和第一寫入線WLl達到Vdd并且使第二位線BLN達到高于Vdd的電壓來控制邏輯低到第一存儲單元301中的寫入。存儲器控制器720可對具有可編程電阻性器件對的其它nvSRAM(諸如圖5的nvSRAM裝置500和圖6的nvSRAM裝置600)執(zhí)行類似的功能。
[0078]圖8是根據(jù)本文中所述的至少一些實施例布置的說明被布置為實施nvSRAM的示例計算裝置800的框圖。在非?；镜呐渲?01中，計算裝置800通常包括一個或多個處理器810和系統(tǒng)存儲器820。存儲器總線830可被用于處理器810和系統(tǒng)存儲器820之間的通信。
[0079]取決于期望的配置，處理器810可以是任何類型，包括但不限于微處理器(μΡ)、微控制器(ye)、數(shù)字信號處理器(DSP)或它們的任何組合。處理器810可包括一個或多個層級的高速緩存(諸如層級一高速緩存811和層級二高速緩存812)、處理器核813和寄存器814。處理器核813可包括算術邏輯單元(ALU)、浮點單元(FPU)、數(shù)字信號處理核(DSP核)或它們的任何組合。存儲器控制器815也可與處理器810—起被使用，或在一些實施方式中存儲器控制器815可以是處理器810的內部部分。
[0080]取決于期望的配置，系統(tǒng)存儲器820可以是任何類型，包括但不限于易失性存儲器(諸如RAM)、非易失性存儲器(諸如R0M、閃存等)或它們的任何組合。系統(tǒng)存儲器820通常包括操作系統(tǒng)821、一個或多個應用822和程序數(shù)據(jù)824。應用822包括被布置為實施或操作nvSRAM的nvSRAM實施算法823。程序數(shù)據(jù)824包括對實施或操作nvSRAM有用的nvSRAM實施數(shù)據(jù)825。在一些實施例中，應用822可被布置為在操作系統(tǒng)821上利用程序數(shù)據(jù)824而運行以使得計算裝置的各部件可實施或操作nvSRAM。所述的該基本配置在圖8中通過虛線內的那些部件而被示出。
[0081]計算裝置800可具有附加特征或功能以及用于促進基本配置801和任何所需的裝置和接口之間的通信的附加接口。例如，總線/接口控制器840可被用來促進基本配置801與一個或多個數(shù)據(jù)存儲裝置850之間經(jīng)由存儲接口總線841的通信。數(shù)據(jù)存儲裝置850可以是可移除存儲裝置851、不可移除存儲裝置852或它們的組合?？梢瞥鎯ρb置和不可移除存儲裝置的示例舉幾個例子來說包括諸如軟盤驅動器和硬盤驅動器(HDD)的磁盤裝置、諸如壓縮盤(CD)驅動器或數(shù)字通用盤(DVD)驅動器的光盤驅動器、固態(tài)驅動器(SSD)和磁帶驅動器。示例計算機存儲介質可包括在用于諸如計算機可讀指令、數(shù)據(jù)結構、程序模塊或其它數(shù)據(jù)的信息的存儲的任何方法或技術中被實施的易失性和非易失性、可移除和不可移除的介質。
[0082]系統(tǒng)存儲器820、可移除存儲裝置851和不可移除存儲裝置852是計算機存儲介質的所有示例。計算機存儲介質包括但不限于:RAM、R0M、EEPR0M、閃存或其它存儲技術、CD-R0M、數(shù)字通用盤(DVD)或其它光學存儲裝置、磁帶盒、磁帶、磁盤存儲裝置或其它磁存儲裝置或可用于存儲期望的信息以及可被計算裝置800訪問的任何其它介質。任何這樣的計算機存儲介質可以是裝置800的一部分。
[0083]計算裝置800也可包括用于促進從各種接口裝置(例如，輸出接口、外圍設備接口和通信接口)到基本配置801的經(jīng)由總線/接口控制器840的通信的接口總線842。示例輸出裝置860包括圖形處理單元861和音頻處理單元862，其可被配置為與諸如顯示器或揚聲器的各種外部裝置經(jīng)由一個或多個A/V端口 863進行通信。示例外圍設備接口 870包括串行接口控制器871或并行接口控制器872，其可被配置為與諸如輸入裝置(例如，鍵盤、鼠標、筆、聲音輸入裝置、觸摸輸入裝置等)或其它外圍裝置(例如，打印機、掃描儀等)的外部裝置經(jīng)由一個或多個I/O端口 873進行通信。示例通信裝置880包括網(wǎng)絡控制器881，其可被布置為促進與一個或多個其它計算裝置890經(jīng)由一個或多個通信端口 882在網(wǎng)絡通信上的通信。通信連接是通信介質的一個示例。通信介質通?？梢员惑w現(xiàn)為計算機可讀指令、數(shù)據(jù)結構、程序模塊或諸如載波或其它傳輸機制的調制數(shù)據(jù)信號中的其它數(shù)據(jù)，并且可包括任何信息遞送介質?！罢{制數(shù)據(jù)信號”可以是使其特性集合中的一個或多個被設定或者被更改為將信息編碼在信號中的信號。舉例來說，通信介質可包括諸如有線網(wǎng)絡或有線直接連接的有線介質、以及諸如聲學、射頻(RF)、微波、紅外(IR)和其它無線介質的無線介質。如本文中所使用的術語計算機可讀介質可包括存儲介質和通信介質兩者。
[0084]計算裝置800也可被實施作為小型便攜式(或移動)電子裝置的一部分，所述電子裝置諸如蜂窩電話、個人數(shù)據(jù)助理(PDA)、個人媒體播放器裝置、無線網(wǎng)頁觀看裝置、個人耳機裝置、專用裝置或包括以上功能中的任何功能的混合裝置。計算裝置800也可被實施作為包括筆記本計算機和非筆記本計算機配置兩者的個人計算機。
[0085]在本申請中所述的特定實施例(意圖使其作為各方面的例證)方面，本公開不應當是受限的。在不脫離其精神和范圍的情況下可以做出許多修改和改變。本公開范圍內的功能等價的方法和設備(除本文中所列舉的那些之外)是可能的。意圖使這樣的修改和改變落在所附權利要求的范圍內。本公開僅由所附權利要求的各項以及這樣的權利要求所賦予的等同物的全部范圍一起來限定。應當理解，本公開并不限于特定的方法、化合物或組成(當然其可以變化)。還應當理解，本文中所使用的術語僅僅是為了描述特定實施例的目的，且并不意圖是限制性的。
[0086]例如，圖3、5和6中的任何一個或多個中的或者其它配置中的電阻器-晶體管的串聯(lián)位置在一些實施例中可以“被交換”，以使得電阻器可被放置到對應晶體管的“右邊”或“左邊”(例如，圖3和圖5中)。仍然在其它實施例中，晶體管的內部電阻可被用來提供各種配置中的分立電阻性器件的功能(例如，電阻性器件512可由晶體管514的內部電阻提供)。電阻性器件的其它可能的實施方式可包括多晶硅電阻器、擴散電阻器、碳金屬銼電阻器、陶瓷電阻器、被偏置為電阻器的變壓器或具有電阻性材料的其它裝置。
[0087]關于基本上任何復數(shù)和/或單數(shù)術語在本文中的使用，本領域技術人員可以按照其適用于的情景和/或應用而從復數(shù)轉化到單數(shù)和/或從單數(shù)轉化到復數(shù)。為了清楚起見，在本文中可能明確地闡述了各種單數(shù)/復數(shù)變換。
[0088]本領域技術人員將理解的是，一般地，本文中且尤其是所附權利要求(例如所附權利要求的主體)中所使用的術語通常意圖是“開放的”術語(例如術語“包括”應當被解釋為“包括但不限于”，術語“具有”應當被解釋為“至少具有”，術語“包含”應當被解釋為“包含但不限于”，等等)。本領域技術人員將進一步理解的是，如果所引入的權利要求敘述的特定數(shù)字是有意的，這樣的意圖將被明確敘述在權利要求中，并且在沒有這樣的敘述的情況下不存在這樣的意圖。例如，作為理解的輔助，下面所附的權利要求可以包含引入性短語“至少一個”和“一個或多個”的使用以引入權利要求敘述。
[0089]然而，這樣的短語的使用不應被解釋為暗示著通過不定冠詞“一”或“一個”引入權利要求敘述將包含這樣引入的權利要求敘述的任何特定權利要求限定到包含只有一個這樣的敘述的實施例，即使當該同一權利要求包括引入性短語“一個或多個”或“至少一個”以及諸如“一”或“一個”的不定冠詞時也是這樣(例如，“一”和/或“一個”應當被解釋為意味著“至少一個”或“一個或多個”)；對于用來引入權利要求敘述的定冠詞的使用來說情況是同樣的。此外，即使明確記載了所引入的權利要求敘述的特定數(shù)字，本領域技術人員也將認識至IJ，這樣的記載應當被解釋為意味著至少所記載的數(shù)字(例如，在沒有其它修飾的情況下，“兩個敘述”的直率敘述意味著至少兩個敘述或者兩個或更多敘述)。
[0090]此外，在其中使用類似于“A、B和C等中的至少一個”的慣例的那些實例中，通常這樣的構造意圖是本領域技術人員將理解該慣例的意義(例如，“具有A、B和C等中的至少一個的系統(tǒng)”將包括但不限于單獨具有A、單獨具有B、單獨具有C、具有A和B—起、具有A和C一起、具有B和C一起以及/或者具有A、B和C一起的系統(tǒng)，等等)。本領域技術人員將進一步理解的是，實際上任何轉折性詞語和/或提供兩個或更多替換術語的短語無論是在說明書、權利要求中還是在附圖中都應當被理解為構想包括這些術語中的一個、這些術語中的任一個或這些術語中的兩個的可能性。例如，短語“A或B”將被理解為包括“A”或“B”或“A和B”的可能性。
[0091]此外，在就馬庫什群組描述公開的特征或方面的情況下，本領域技術人員將認識至IJ，由此也就馬庫什群組的任何單個成員或成員的子群組描述了公開。
[0092]此外，術語“第一”、“第二”、“第三”、“第四”等的使用是區(qū)分部件或過程中的步驟的重復的實例，而不施加串聯(lián)的或時間的限制，除非具體陳述要求這樣的串聯(lián)的或時間的次序。
[0093]如本領域技術人員將理解的，出于任何和所有目的，諸如在提供書面描述方面，本文中所公開的所有范圍也涵蓋任何和所有可能的子范圍以及其子范圍的組合。任何所列出的范圍可被容易地理解為充分描述并使能被分解成至少相等的兩半、三份、四份、五份、十份等的該同一范圍。作為一非限制示例，本文中所討論的每個范圍都可被容易地分解成下三分之一、中間三分之一和上三分之一，等等。如本領域技術人員也將理解的，諸如“高達”、“至少”、“大于”、“少于”等的所有語言都包括所述的該數(shù)字并且指代隨后可被分解成如上所討論的子范圍的范圍。最后，如本領域技術人員將理解的，范圍包括每個單個成員。因此，例如，具有1-3個單元的群組指代具有I個、2個或3個單元的群組。相似地，具有1-5個單元的群組指代具有I個、2個、3個、4個或5個單元的群組，以此類推。
[0094]雖然本文中已經(jīng)公開了各個方面和實施例，但是其它方面和實施例對于本領域技術人員將是顯而易見的。本文中所公開的各個方面和實施例是出于例證的目的，而非意圖限制，其中真實范圍和精神由權利要求來指明。
【主權項】
1.一種多存儲狀態(tài)非易失性隨機存取存儲裝置，包括: 第一存儲單元和第二存儲單元，所述第一存儲單元和所述第二存儲單元每個均包括:第一晶體管，所述第一晶體管具有耦合到第一節(jié)點的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到寫入線的控制端子； 第二晶體管，所述第二晶體管具有耦合到第二節(jié)點的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到所述寫入線的控制端子； 所述第一可編程電阻性器件耦合在第一位線和第一晶體管的第二端子之間;并且所述第二可編程電阻性器件耦合在第二位線和第二晶體管的第二端子之間；以及第三晶體管，所述第三晶體管具有耦合到第一節(jié)點的第一端子、耦合到第二節(jié)點的第二端子以及耦合到寫入使能線的控制端子，其中所述第三晶體管被配置為響應于寫入使能信號在所述寫入使能線上被斷言而啟動以使得電流從第一位線流到第二位線，或者從第二位線流到第一位線，以將邏輯高狀態(tài)或邏輯低狀態(tài)存儲在第一存儲單元或第二存儲單元中的對應的一個中。2.根據(jù)權利要求1所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述第一可編程電阻性器件和所述第二可編程電阻性器件選自包括以下的組:磁性隧道結電阻器、導電橋電阻器、金屬氧化物雙極燈絲電阻器、金屬氧化物雙極界面效應電阻器或非晶硅開關介質電阻器。3.根據(jù)權利要求2所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中: 所述第一可編程電阻性器件包括磁性隧道結器件，所述磁性隧道結器件包括耦合到第一位線的自由層和耦合到第一晶體管的第二端子的釘扎層;并且 所述第二可編程電阻性器件包括磁性隧道結器件，所述磁性隧道結器件包括耦合到第二位線的自由層和耦合到第二晶體管的第二端子的釘扎層。4.根據(jù)權利要求2所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中第一可編程電阻性器件的電阻狀態(tài)和第二可編程電阻性器件的電阻狀態(tài)響應于通過第一可編程電阻性器件和第二可編程電阻性器件的電流流動的方向而被動態(tài)地配置。5.根據(jù)權利要求1所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述邏輯狀態(tài)對應于第一可編程電阻性器件和第二可編程電阻性器件之間的相對電阻值。6.根據(jù)權利要求1所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，還包括耦合到第一節(jié)點和第二節(jié)點的感測電路，所述感測電路包括交叉耦合逆變器件。7.根據(jù)權利要求1所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中第一電阻器和第二電阻器被配置為響應于所述寫入線上的信號的斷言而被選擇性地啟動。8.根據(jù)權利要求1所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述非易失性隨機存取存儲裝置包括靜態(tài)非易失性隨機存取存儲裝置。9.一種多存儲狀態(tài)非易失性隨機存取存儲裝置，包括: 第一存儲單元和第二存儲單元，所述第一存儲單元和所述第二存儲單元每個均包括:第一晶體管，所述第一晶體管具有耦合到第一節(jié)點的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到感測使能線的控制端子； 第二晶體管，所述第二晶體管具有耦合到第二節(jié)點的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到所述感測使能線的控制端子；所述第一可編程電阻性器件耦合在第一位線和第一晶體管的第二端子之間;并且所述第二可編程電阻性器件耦合在第二位線和第二晶體管的第二端子之間；以及形成寫入端口的第一字線晶體管和第二字線晶體管，其中第一字線晶體管耦合到第一位線，并且第二字線晶體管耦合到第二位線，其中第一字線晶體管和第二字線晶體管被配置為被啟動以使能所述多存儲狀態(tài)非易失性隨機存取存儲裝置的邏輯狀態(tài)的寫入或讀取。10.根據(jù)權利要求9所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中第一可編程電阻性器件和第二可編程電阻性器件被配置為響應于所述非易失性隨機存取存儲裝置的寫入操作而被編程為與所述非易失性隨機存取存儲裝置的邏輯狀態(tài)對應的不同電阻狀態(tài)。11.根據(jù)權利要求9所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中第一可編程電阻性器件和第二可編程電阻性器件選自包括以下的組:磁性隧道結電阻器、導電橋電阻器、金屬氧化物雙極燈絲電阻器、金屬氧化物雙極界面效應電阻器或非晶硅開關介質電阻器。12.根據(jù)權利要求9所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中第一可編程電阻性器件的電阻狀態(tài)和第二可編程電阻性器件的電阻狀態(tài)響應于通過第一可編程電阻性器件和第二可編程電阻性器件的電流流動的方向而被動態(tài)地配置。13.根據(jù)權利要求9所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述邏輯狀態(tài)對應于第一可編程電阻性器件和第二可編程電阻性器件之間的相對電阻值。14.根據(jù)權利要求9所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，還包括雙穩(wěn)鎖存器，所述雙穩(wěn)鎖存器耦合到第一節(jié)點和第二節(jié)點，并且由第一逆變電路和第二逆變電路形成，其中第一逆變電路的輸出端子耦合到第二逆變電路的輸入端子，并且第二逆變電路的輸出端子親合到第一逆變電路的輸入端子。15.根據(jù)權利要求9所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述非易失性隨機存取存儲裝置包括靜態(tài)非易失性隨機存取存儲裝置。16.—種多存儲狀態(tài)非易失性隨機存取存儲裝置，包括: 第一存儲單元和第二存儲單元，所述第一存儲單元和所述第二存儲單元每個均包括:第一晶體管，所述第一晶體管具有耦合到第一節(jié)點的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到感測使能線的控制端子； 第二晶體管，所述第二晶體管具有耦合到第二節(jié)點的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到所述感測使能線的控制端子； 所述第一可編程電阻性器件耦合在第三節(jié)點和第一晶體管的第二端子之間;并且所述第二可編程電阻性器件耦合在第三節(jié)點和第二晶體管的第二端子之間；以及形成寫入端口的第一字線晶體管和第二字線晶體管，其中所述第一字線晶體管耦合到第一位線，并且所述第二字線晶體管耦合到第二位線，其中所述字線晶體管被配置為被啟動以使能所述多存儲狀態(tài)非易失性隨機存取存儲裝置的邏輯狀態(tài)的寫入或讀取。17.根據(jù)權利要求16所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，還包括耦合在第三節(jié)點和電源線之間的使能晶體管。18.根據(jù)權利要求16所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，還包括雙穩(wěn)鎖存器，所述雙穩(wěn)鎖存器耦合到第一節(jié)點和第二節(jié)點，并且由第一逆變電路和第二逆變電路形成，其中第一逆變電路的輸出端子耦合到第二逆變電路的輸入端子，并且第二逆變電路的輸出端子親合到第一逆變電路的輸入端子。19.根據(jù)權利要求16所述的多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置，其中第一可編程電阻性器件和第二可編程電阻性器件選自包括以下的組:磁性隧道結電阻器、導電橋電阻器、金屬氧化物雙極燈絲電阻器、金屬氧化物雙極界面效應電阻器或非晶硅開關介質電阻器。20.根據(jù)權利要求16所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述非易失性隨機存取存儲裝置包括靜態(tài)非易失性隨機存取存儲裝置。21.—種設備，包括: 多存儲狀態(tài)非易失性隨機存取存儲裝置； 耦合到所述多存儲狀態(tài)非易失性隨機存取存儲裝置的存儲器控制器，其中所述存儲器控制器被配置為控制所述多存儲狀態(tài)非易失性隨機存取存儲裝置的操作，所述多存儲狀態(tài)非易失性隨機存取存儲裝置包括: 第一存儲單元和第二存儲單元，所述第一存儲單元和所述第二存儲單元每個均包括:第一晶體管，所述第一晶體管耦合到寫入使能線和第一可編程電阻性器件，其中所述第一通過柵極晶體管的控制端子耦合到寫入線； 第二晶體管，所述第二晶體管耦合到所述寫入使能線和第二可編程電阻性器件，其中第二晶體管的控制端子耦合到所述寫入線； 所述第一可編程電阻性器件耦合到第一位線和第一晶體管的第一端子;并且所述第二可編程電阻性器件耦合到第二位線和第二晶體管的第二端子；以及第三晶體管，所述第三晶體管被配置為響應于所述寫入使能線上的信號而啟動以使得電流能夠從第一位線流到第二位線或者從第二位線流到第一位線，以將邏輯狀態(tài)存儲在第一存儲單元或第二存儲單元中的對應的一個中。22.根據(jù)權利要求21所述的設備，其中所述第一可編程電阻性器件和第二可編程電阻性器件包括磁性隧道結電阻器。23.根據(jù)權利要求21所述的設備，其中第一可編程電阻性器件的電阻狀態(tài)和第二可編程電阻性器件的電阻狀態(tài)響應于通過第一可編程電阻性器件和第二可編程電阻性器件的電流流動方向而被動態(tài)地配置。24.根據(jù)權利要求21所述的設備，其中第一晶體管和第二晶體管被配置為響應于所述寫入線上的信號而啟動。25.—種用以恢復權利要求1的所述存儲裝置的邏輯狀態(tài)的方法，所述方法包括: 將第一位線和第二位線設置到地； 通過經(jīng)由斷言所述寫入使能線而啟動第三晶體管來使第一節(jié)點和第二節(jié)點均衡；通過在使未被選擇的字線保持停用的同時啟動其狀態(tài)將被恢復的存儲單元的字線來進行選擇； 使所述寫入使能線停用；以及 使所選擇的字線停用。26.—種用以操作多存儲狀態(tài)非易失性隨機存取存儲裝置的方法，所述方法包括: 向第一晶體管斷言第一信號以使能第一晶體管的第一端子和第二晶體管的第一端子之間的電流路徑； 向第一晶體管和第二晶體管斷言第二信號以啟動第一晶體管和第二晶體管；以及 向第一位線斷言電壓以使電流從第一位線通過第一可編程電阻性器件、第一晶體管、第二晶體管、第二可編程電阻性器件并流出到第二位線，以將第一存儲單元編程為第一邏輯狀態(tài)，或者，向第二位線斷言電壓以使電流從第二位線通過第二可編程電阻性器件、第二晶體管、第一晶體管、第一可編程電阻性器件并且流出到第一位線，以將第一存儲單元編程為第二邏輯狀態(tài)。27.根據(jù)權利要求26所述的方法，還包括: 解除第一信號的斷言； 解除第二信號的斷言；以及 解除第一位線或第二位線的斷言。28.根據(jù)權利要求27所述的方法，還包括在解除第一位線或第二位線的斷言與解除第一信號和第二信號的斷言之間的時間延遲之間插入時間延遲。29.根據(jù)權利要求26所述的方法，其中第一可編程電阻性器件和第二可編程電阻性器件包括磁性隧道結電阻器。30.根據(jù)權利要求26所述的方法，其中所述邏輯低狀態(tài)對應于第一可編程電阻性器件的高電阻狀態(tài)和第二可編程電阻性器件的低電阻狀態(tài)。31.根據(jù)權利要求26所述的方法，其中所述第一邏輯狀態(tài)對應于第一可編程電阻性器件的低電阻狀態(tài)和第二可編程電阻性器件的高電阻狀態(tài)，并且所述第二邏輯狀態(tài)對應于第一可編程電阻性器件的高電阻狀態(tài)和第二可編程電阻性器件的低電阻狀態(tài)。32.一種多存儲狀態(tài)非易失性隨機存取存儲裝置，包括: 交叉耦合逆變電路對，其中所述對的第一逆變電路的輸出耦合到所述對的第二逆變電路的輸入，并且第一逆變電路的輸入耦合到第二逆變電路的輸出；以及多個非易失性存儲單元，所述多個非易失性存儲單元中的每個包括: 第一晶體管，所述第一晶體管具有耦合到第一逆變電路的所述輸入的第一端子、耦合到第一可編程電阻性器件的第二端子以及耦合到寫入線的控制端子； 第二晶體管，所述第二晶體管具有耦合到第一逆變電路的所述輸出的第一端子、耦合到第二可編程電阻性器件的第二端子以及耦合到所述寫入線的控制端子； 所述第一可編程電阻性器件耦合在第一位線和第一晶體管的第二端子之間;并且所述第二可編程電阻性器件耦合在第二位線和第二晶體管的第二端子之間；以及其中第一可編程電阻性器件和第二可編程電阻性器件之間的相對電阻值表示所述多存儲狀態(tài)非易失性隨機存取存儲裝置存儲的二進制位的值。33.根據(jù)權利要求32所述的多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置，還包括第三晶體管，所述第三晶體管具有耦合到第一逆變電路的所述輸入的第一端子、耦合到第二逆變電路的所述輸入的第二端子以及耦合到寫入使能線的控制端子，其中第三晶體管被配置為響應于寫入使能信號在所述寫入使能線上被斷言而啟動。34.根據(jù)權利要求32所述的多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置，還包括: 第三晶體管，所述第三晶體管具有耦合到第一逆變電路的所述輸入的第一端子、耦合到第一位線的第二端子以及耦合到字線的控制端子;以及 第四晶體管，所述第四晶體管具有耦合到第二逆變電路的所述輸入的第一端子、耦合到第二位線的第二端子以及耦合到所述字線的控制端子。35.根據(jù)權利要求32所述的多存儲狀態(tài)非易失性靜態(tài)隨機存取存儲裝置，其中第一可編程電阻性器件和第二可編程電阻性器件選自包括以下的組:磁性隧道結電阻器、導電橋電阻器、金屬氧化物雙極燈絲電阻器、金屬氧化物雙極界面效應電阻器或非晶硅開關介質電阻器。36.—種多存儲狀態(tài)非易失性隨機存取存儲裝置，包括: 第一存儲單元和第二存儲單元，所述第一存儲單元和所述第二存儲單元每個均包括: 第一晶體管，所述第一晶體管耦合到第一節(jié)點、第一電阻性器件和字線； 第二晶體管，所述第二晶體管耦合到第二節(jié)點、第二電阻性器件和所述字線； 所述第一電阻性器件耦合到第一位線和第一晶體管;并且 所述第二電阻性器件耦合到第二位線和第二晶體管；以及 第三晶體管，所述第三晶體管耦合到第一節(jié)點、第二節(jié)點和寫入使能線， 其中所述第三晶體管被配置為響應于寫入使能信號在所述寫入使能線上被斷言而啟動以使得電流從第一位線流到第二位線，或者從第二位線流到第一位線，以將邏輯高狀態(tài)或邏輯低狀態(tài)存儲在第一存儲單元或第二存儲單元中的對應的一個中。37.根據(jù)權利要求36所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中: 所述第一晶體管具有耦合到第一節(jié)點的第一端子、耦合到第一電阻性器件的第二端子以及耦合到所述寫入線的控制端子； 所述第二晶體管具有耦合到第二節(jié)點的第一端子、耦合到第二電阻性器件的第二端子以及耦合到所述寫入線的控制端子； 所述第一電阻性器件耦合在第一位線和第一晶體管的第二端子之間； 所述第二電阻性器件耦合在第二位線和第二晶體管的第二端子之間；以及第三晶體管具有耦合到第一節(jié)點的第一端子、耦合到第二節(jié)點的第二端子以及耦合到寫入使能線的控制端子。38.根據(jù)權利要求36所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中第一電阻性器件和第二電阻性器件包括可編程電阻性器件。39.根據(jù)權利要求36所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述第一電阻性器件包括第一晶體管的電阻，并且所述第二電阻性器件包括第二晶體管的電阻。40.根據(jù)權利要求36所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中所述非易失性隨機存取存儲裝置包括靜態(tài)非易失性隨機存取存儲裝置。41.根據(jù)權利要求36所述的多存儲狀態(tài)非易失性隨機存取存儲裝置，其中: 所述第一晶體管具有通過第一電阻性器件耦合到第一節(jié)點的第一端子、耦合到第一位線的第二端子以及耦合到所述寫入線的控制端子； 所述第二晶體管具有通過第二電阻性器件耦合到第二節(jié)點的第一端子、耦合到第二位線的第二端子以及耦合到所述寫入線的控制端子； 所述第一電阻性器件耦合在第一節(jié)點和第一晶體管的第一端子之間； 所述第二電阻性器件耦合在第二節(jié)點和第二晶體管的第一端子之間;并且第三晶體管具有耦合到第一節(jié)點的第一端子、耦合到第二節(jié)點的第二端子以及耦合到寫入使能線的控制端子。
【文檔編號】G11C13/00GK105849809SQ201380081430
【公開日】2016年8月10日
【申請日】2013年12月6日
【發(fā)明人】馬延軍
【申請人】英派爾科技開發(fā)有限公司