一種非易失性查找表電路的實(shí)現(xiàn)方法【專利摘要】本發(fā)明涉及一種可編程邏輯門陣列的實(shí)現(xiàn)方法，尤其涉及一種非易失性查找表電路的實(shí)現(xiàn)方法。字線選擇控制器的輸出端連接至非易失存儲(chǔ)陣列的各個(gè)字線，控制所述字線選擇控制器的某一路的輸出端為低電平，則與該路輸出端連接的字線上的存儲(chǔ)單元都會(huì)被選通；多路數(shù)據(jù)選擇器的選擇信號(hào)由非易失性查找表電路的輸入端進(jìn)行控制，從而選擇的位線和反位線輸出到讀出感應(yīng)放大器；最后由讀出感應(yīng)放大器讀取選中的位線和反位線上存儲(chǔ)單元的存儲(chǔ)內(nèi)容。本發(fā)明提出一種非易失性查找表電路實(shí)現(xiàn)方法，采用的是可編程電阻和二極管相串聯(lián)的非易失性存儲(chǔ)陣列，相比傳統(tǒng)SRAM編程，存儲(chǔ)密度高，漏電流小，而且具備非易失性，非常適用于多上下文的FPGA應(yīng)用?！緦＠f(shuō)明】一種非易失性查找表電路的實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
[0001]本發(fā)明涉及一種可編程邏輯門陣列的實(shí)現(xiàn)方法，尤其涉及一種查找表電路的實(shí)現(xiàn)方法。【
背景技術(shù)：
】[0002]查找表(Look-uptable，LUT)是現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)主要邏輯器件之一。η位查找表可以使用多路復(fù)用器(也叫多路數(shù)據(jù)選擇器)來(lái)實(shí)現(xiàn)，它的選擇線是LUT的輸入，通過(guò)布爾邏輯函數(shù)建模為真值表從而可以編碼任意η位數(shù)據(jù)。查找表本質(zhì)上是一個(gè)隨機(jī)存取存儲(chǔ)器(RandomAccessMemory,RAM)。當(dāng)用戶通過(guò)原理圖或者硬件描述語(yǔ)言描述了一個(gè)邏輯函數(shù)后，F(xiàn)PGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路所有可能的結(jié)果，并將結(jié)果寫入RAM中，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算，相當(dāng)于輸入一個(gè)地址進(jìn)行查表，找出對(duì)應(yīng)的內(nèi)容然后輸出即可。目前FPGA多采用的是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)來(lái)存儲(chǔ)配置邏輯。例如圖1-1所示的是一個(gè)具有兩個(gè)輸入端的查找表電路結(jié)構(gòu)，該查找表事先將A和B的所有邏輯計(jì)算結(jié)果存儲(chǔ)到SRAM單元中，然后每當(dāng)輸入一組A和B的值，就可以通過(guò)多路數(shù)據(jù)選擇器選擇相應(yīng)的輸出結(jié)果，從而實(shí)現(xiàn)可編程邏輯。SRAM的電路結(jié)構(gòu)如圖1-2所示，由六個(gè)晶體管構(gòu)成，面積大而且漏電厲害，且SRAM是易失性存儲(chǔ)器，一旦掉電，F(xiàn)PGA就需要重新編程，非常麻煩而且安全性能差。多上下文(mult1-contexOFPGA器件有多套配置信息，多套配置信息可以在很短時(shí)間內(nèi)完成切換。傳統(tǒng)基于SRAM的多上下文FPGA器件需要多套SRAM編程點(diǎn)，因而會(huì)帶來(lái)更大的面積開銷和漏功耗?！?br/>發(fā)明內(nèi)容】[0003]針對(duì)目前查找表存在的漏電，易失性的問(wèn)題，本發(fā)明提供一種非易失性查找表電路實(shí)現(xiàn)方法。[0004]本發(fā)明解決技術(shù)問(wèn)題所采用的技術(shù)方案為:[0005]一種非易失性查找表電路的實(shí)現(xiàn)方法，所述彳_易失性查找表電路包括:[0006]第一多路數(shù)據(jù)選擇器和第二多路數(shù)據(jù)選擇器，用于提供一查找表輸入的輸入端，[0007]字線選擇控制器，由多個(gè)晶體管組成，具有多個(gè)控制端和與所述控制端對(duì)應(yīng)的輸出立而;[0008]非易失性存儲(chǔ)陣列，包括多路與所述字線選擇控制器的輸出端相連接的字線，以及與所述字線相連接的由可編程電阻和二極管相串聯(lián)的存儲(chǔ)單元;所述存儲(chǔ)單元連接所述多個(gè)多路數(shù)據(jù)選擇器;其中，與所述第一多路數(shù)據(jù)選擇器相連的存儲(chǔ)單元中的可編程電阻與跟所述第二多路數(shù)據(jù)選擇器相連的存儲(chǔ)單元中的可編程電阻呈相反的態(tài)勢(shì)；[0009]讀出感應(yīng)放大器，連接所述多路數(shù)據(jù)選擇器；[0010]所述非易失性查找表電路的實(shí)現(xiàn)方法包括:[0011]所述字線選擇控制器控制其第一字線為低電平，選通所述第一字線上的存儲(chǔ)單元；[0012]向所述多路數(shù)據(jù)選擇器的輸入端輸入信號(hào)，使選中位線和選中反位線分別連通所述第一字線上電阻呈相反狀態(tài)的一對(duì)存儲(chǔ)單元；[0013]所述讀出感應(yīng)放大器通過(guò)向所述選中位線和選中反位線提供一電壓或電流，由于所述選中位線和選中反位線上連通的一對(duì)存儲(chǔ)單元中電阻阻值狀態(tài)的不同，所述選中位線和選中反位線上的電壓或電流亦呈現(xiàn)不同的變化趨勢(shì)，再由所述感應(yīng)放大器進(jìn)行讀取并輸出。[0014]優(yōu)選地，通過(guò)電壓比較器對(duì)所述選中位線和選中反位線上的電壓進(jìn)行比較，得出所述查找表電路的輸出信號(hào)的邏輯值。[0015]優(yōu)選地，所述查找表電路待機(jī)時(shí)，將所述字線選擇控制器的控制端設(shè)為低電平，則與所述控制端對(duì)應(yīng)的字線輸出高電平。[0016]優(yōu)選地，所述可編程電阻為可變電阻存儲(chǔ)器或磁存儲(chǔ)器或相變存儲(chǔ)器。[0017]優(yōu)選地，所述字線控制選擇器通過(guò)一個(gè)NMOS晶體管和一個(gè)PMOS晶體管以及控制端來(lái)控制字線的電位。[0018]—種非易失性查找表電路的實(shí)現(xiàn)方法，所述非易失性查找表電路包括:[0019]多路數(shù)據(jù)選擇器，用于提供一查找表輸入的輸入端，[0020]匹配邏輯電路，實(shí)現(xiàn)與所述多路數(shù)據(jù)選擇器相當(dāng)?shù)腞C延時(shí)；[0021]字線選擇控制器，由多個(gè)晶體管組成，具有多個(gè)控制端和與所述控制端對(duì)應(yīng)的輸出立而;[0022]非易失性存儲(chǔ)陣列，包括多路與所述字線選擇控制器的輸出端相連接的字線，以及與所述字線相連接的多個(gè)由可編程電阻和二極管相串聯(lián)的存儲(chǔ)單元，所述存儲(chǔ)單元連接所述多路數(shù)據(jù)選擇器；以及與所述匹配邏輯電路連接的由第一電阻和二極管串聯(lián)組成的參考存儲(chǔ)單元，其中，所述第一電阻為固定電阻，且其阻值介于所述可編程電阻的高阻態(tài)和低阻態(tài)之間；[0023]讀出感應(yīng)放大器，連接所述多路數(shù)據(jù)選擇器和匹配邏輯電路；[0024]所述非易失性查找表電路的實(shí)現(xiàn)方法包括:[0025]所述字線選擇控制器控制其第二字線和參考字線為低電平，選通所述第二字線上的存儲(chǔ)單元和參考存儲(chǔ)單元；[0026]向所述數(shù)據(jù)選擇器的輸入端輸入信號(hào)，使選中位線連通所述第二字線上的一個(gè)存儲(chǔ)單元，參考位線連通參考存儲(chǔ)單元；[0027]所述讀出感應(yīng)放大器通過(guò)向所述選中位線和參考位線提供一電壓或電流，由于所述選中位線和參考位線上連通的存儲(chǔ)單元和參考存儲(chǔ)單元中電阻阻值狀態(tài)的不同，所述選中位線和參考位線上的電壓或電流亦呈現(xiàn)不同的變化趨勢(shì)，再由所述感應(yīng)放大器進(jìn)行讀取并輸出。[0028]優(yōu)選地，所述參考電阻的阻值為所述可編程電阻的高阻態(tài)的阻值和低阻態(tài)的阻值的乘積的平方根。[0029]優(yōu)選地，通過(guò)電壓比較器對(duì)所述位線和參考位線上的電壓進(jìn)行比較，得出所述查找表電路的輸出信號(hào)的邏輯值。[0030]優(yōu)選地，所述參考存儲(chǔ)單元通過(guò)與其連接的一個(gè)NMOS晶體管和一個(gè)PMOS晶體管控制所述參考字線的電位。[0031]本發(fā)明的有益效果:本發(fā)明提出了一種非易失性查找表電路實(shí)現(xiàn)方法，采用的是可編程電阻和二極管相串聯(lián)的非易失性存儲(chǔ)陣列，相比傳統(tǒng)SRAM編程來(lái)說(shuō)，存儲(chǔ)密度高，漏電流小，而且具備非易失性，非常適用于多上下文的FPGA應(yīng)用?！靖綀D說(shuō)明】[0032]圖1-1為具有兩個(gè)輸入端的查找表電路結(jié)構(gòu)的結(jié)構(gòu)示意圖；[0033]圖1-2為由晶體管構(gòu)成的SRAM結(jié)構(gòu)示意圖；[0034]圖2為第一種實(shí)施例的一種非易失性查找表電路的實(shí)現(xiàn)方法的不意圖；[0035]圖3為第二種實(shí)施例的一種非易失性查找表電路的實(shí)現(xiàn)方法的示意圖。[0036]圖4為第一種實(shí)施例的查找表電路結(jié)構(gòu)不意圖；[0037]圖5為第二種實(shí)施例的查找表電路結(jié)構(gòu)示意圖?！揪唧w實(shí)施方式】[0038]下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明，但不作為本發(fā)明的限定。[0039]本發(fā)明提出了一種非易失性查找表電路實(shí)現(xiàn)方法，如圖2所示。所述非易失性查找表電路主要由以下幾部分組成:非易失性存儲(chǔ)陣列，字線選擇控制器，多個(gè)多路數(shù)據(jù)選擇器以及讀出感應(yīng)放大器。非易失性存儲(chǔ)陣列包括多個(gè)由可編程電阻與二極管相串聯(lián)的存儲(chǔ)單元，以及從字線選擇控制器的輸出端所引出的字線?？删幊屉娮杩梢詾樽枳兇鎯?chǔ)器(ReRAM)、磁存儲(chǔ)器(MRAM)或相變存儲(chǔ)器(PCRAM或PCM)，它們的特點(diǎn)是通過(guò)不同的編程方法，可以使其處于高阻態(tài)或低阻態(tài)。例如，相變存儲(chǔ)器利用相變材料在結(jié)晶態(tài)和非晶態(tài)之間的阻值差異來(lái)存儲(chǔ)數(shù)據(jù)，磁存儲(chǔ)器依靠自由層和固定層之間的磁場(chǎng)方向是否相同而呈現(xiàn)高低電阻來(lái)保存數(shù)據(jù)，可變電阻存儲(chǔ)器利用可變電阻元件來(lái)存儲(chǔ)數(shù)據(jù)?？删幊屉娮杈邆浞且资?，即掉電后?目息不丟失。[0040]本發(fā)明提出的一種非易失性查找表電路實(shí)現(xiàn)方法，查找表輸入到多路數(shù)據(jù)選擇器，通過(guò)控制某一特定的位線和反位線從而選擇某一特定字線上的存儲(chǔ)單元;給選中位線和選中反位線上施加相同的電壓或電流，從而將存儲(chǔ)單元中的可編程電阻的高阻態(tài)或低阻態(tài)轉(zhuǎn)化為邏輯電平值。[0041]具體地，在如圖2所示的查找表電路中，將輸入信號(hào)AO至An-1輸入到多路數(shù)據(jù)選擇器。非易失性存儲(chǔ)陣列包括多個(gè)字線(WL0，WL1，……)，每個(gè)字線與二極管的陰極連接在一起。每個(gè)字線上的存儲(chǔ)單元就是一套配置信息。通過(guò)控制字線的電位從而控制哪一套配置信息輸出。字線數(shù)目越多，配置信息也就越多。在同一字線上，位線上(BL0至BLm-1)所連接的可編程電阻和反位線上(BLbO至BLbm-1)連接的電阻呈相反的狀態(tài)，并通過(guò)讀出感應(yīng)放大器將這一對(duì)電阻狀態(tài)轉(zhuǎn)化為邏輯電平值。也就是說(shuō)，2D2R(2個(gè)二極管和2個(gè)分別與二極管串聯(lián)的且阻值狀態(tài)相反的可編程電阻)單元用來(lái)存儲(chǔ)Ibit(比特)數(shù)據(jù)。本發(fā)明所述非易失查找表如果有η個(gè)輸入端，那么就需要2η個(gè)2D2R單元，BPm=2η。多條字線就組成了多套配置信息，即多上下文。不同上下文的切換是通過(guò)字線選擇控制來(lái)實(shí)現(xiàn)的。當(dāng)所述非易失查找表電路處于待機(jī)模式時(shí)，所述多個(gè)字線(WL0，WL1，……)應(yīng)當(dāng)處于高電平，使所述非易性失存儲(chǔ)陣列中的二極管均處于反向截止?fàn)顟B(tài)，從而使泄漏功耗降到最低。當(dāng)需要選擇某個(gè)字線時(shí)(某一套配置信息)就使該字線降為低電平，從而使字線上的二極管正向?qū)?，其余字線仍處于高電平狀態(tài)，再將編程電流灌入相應(yīng)的位線(BLO至BLm-1)和反位線(BLbO至BLbm-1)，使可編程電阻為高阻態(tài)或者低阻態(tài)，從而實(shí)現(xiàn)了對(duì)所述可編程電阻的編程。此外，圖2中顯示了所述字線選擇控制模塊的一種實(shí)現(xiàn)方法，即通過(guò)一個(gè)NMOS和一個(gè)PMOS晶體管以及控制端(CEN_0，CEN_1，……)來(lái)控制字線電位。[0042]進(jìn)一步的，為了提高存儲(chǔ)密度，可將2D2R存儲(chǔ)單元改進(jìn)為IDlR陣列，如圖3所示的第二種實(shí)施例，該非易失存儲(chǔ)陣列包括僅有圖2中一半的存儲(chǔ)單元和一個(gè)參考存儲(chǔ)單元。參考存儲(chǔ)單元中電阻的阻值固定并介于可編程電阻高阻態(tài)和低阻態(tài)之間的一個(gè)阻值。通過(guò)參考位線與位線上電壓或電流的差異從而讀出正確的邏輯值。匹配邏輯的作用是為了匹配位線上由多路數(shù)據(jù)選擇器帶來(lái)的RC延遲，在匹配邏輯的作用下，參考位線上的RC延遲與位線上的RC延遲就能大致相當(dāng)，從而提高讀取數(shù)據(jù)的正確率。圖3所示的非易失性查找表的其余控制和讀出方法與上述類似，此處不再贅述。[0043]具體實(shí)施例一:[0044]為了進(jìn)一步理解本發(fā)明這種非易失性查找表電路的實(shí)現(xiàn)方法，下面舉具體實(shí)施例一作進(jìn)一步闡述，如圖4所示。圖4所示的是第一實(shí)施例的兩輸入的查找表電路，輸入端的輸入信號(hào)為A和B，其中A和B為輸入信號(hào)A和輸入信號(hào)B的取反信號(hào)。信號(hào)CLK和信號(hào)CLK_D為讀出感應(yīng)放大器的時(shí)鐘控制信號(hào)。假設(shè)選擇WLl字線上的存儲(chǔ)單元進(jìn)行輸出，那么設(shè)置控制字線選擇控制器的CEN_0控制端為低電平，CENj控制端為高電平。則WLO字線被鉗位在高電平，因此與WLO字線連接的存儲(chǔ)單元都會(huì)因?yàn)槎O管的反向截止而不被選擇;而WLl字線被拉低到低電平，與WLl字線相連接的存儲(chǔ)單元會(huì)因?yàn)槎O管的正向?qū)ǘ贿x擇。假設(shè)某一時(shí)刻，輸入信號(hào)A=T，輸入信號(hào)B=“O”，那么多路數(shù)據(jù)選擇器的電流通路如圖4中的虛線箭頭所示，電流分別經(jīng)過(guò)存儲(chǔ)單元Cl和存儲(chǔ)單元C2。讀出感應(yīng)放大器首先對(duì)SA節(jié)點(diǎn)和SB節(jié)點(diǎn)進(jìn)行充電至相同的電平，然后進(jìn)行放電。其中，SA節(jié)點(diǎn)相當(dāng)于圖2中的選中位線，SB節(jié)點(diǎn)相當(dāng)于選中反位線。由于存儲(chǔ)單元Cl和存儲(chǔ)單元C2的阻值呈相反的組態(tài)，使得在放電過(guò)程中SA節(jié)點(diǎn)和SB節(jié)點(diǎn)電壓變化呈現(xiàn)不同的趨勢(shì)，再通過(guò)電壓比較器對(duì)選中位線和參考位線上的電壓進(jìn)行比較，就能讀出存儲(chǔ)單元Cl和存儲(chǔ)單元C2中的存儲(chǔ)內(nèi)容，并從輸出端口out和輸出端口outb進(jìn)行輸出。在本例中，如果存儲(chǔ)單元Cl中電阻為高阻態(tài)，存儲(chǔ)單元C2中電阻為低阻態(tài)，那么在放電過(guò)程中SA節(jié)點(diǎn)的電壓高于SB節(jié)點(diǎn)的電壓，則電壓比較器的輸出端口out的邏輯值為“O”，輸出端口outb的邏輯值為“I”；如果存儲(chǔ)單元Cl中的電阻為低阻態(tài)，存儲(chǔ)單元C2中電阻為高阻態(tài)，那么在放電過(guò)程中節(jié)點(diǎn)SA的節(jié)點(diǎn)電壓低于節(jié)點(diǎn)SB的電壓，則電壓比較器輸出端口out的邏輯值為“I”，輸出端口outb的邏輯值為“O”。[0045]具體實(shí)施例二:[0046]如圖5所示的是第二實(shí)施例的查找表電路結(jié)構(gòu)示意圖，這種電路結(jié)構(gòu)存儲(chǔ)密度更高，與圖4的區(qū)別在于，該非易失存儲(chǔ)陣列僅有圖4中一半的存儲(chǔ)單元再加一個(gè)參考存儲(chǔ)單元Cref。參考存儲(chǔ)單元Cref中電阻的阻值固定并介于可編程電阻高阻態(tài)和低阻態(tài)之間的一個(gè)阻值。例如可編程電阻的高阻值為Rh，可編程電阻的低阻值為Rl，那么參考電阻Rref阻值一般可設(shè)定為Rh和Rl積的平方根。匹配邏輯電路實(shí)現(xiàn)了與多路數(shù)據(jù)選擇器大致相當(dāng)?shù)腞C延時(shí)。假設(shè)某一時(shí)刻，輸入端輸入信號(hào)A=“I”，輸入信號(hào)B=“I”，那么選中位線經(jīng)過(guò)存儲(chǔ)單元C3，而選中的參考位線經(jīng)過(guò)參考存儲(chǔ)單元Cref，電流路徑如圖5中虛線箭頭所示。讀出感應(yīng)放大器同樣是先對(duì)SA節(jié)點(diǎn)和SB節(jié)點(diǎn)進(jìn)行充電至相同的電平，然后進(jìn)行放電，由于存儲(chǔ)單元C3和參考存儲(chǔ)單元Cref阻值的差異，使得在放電過(guò)程中SA節(jié)點(diǎn)和SB節(jié)點(diǎn)的電壓變化呈現(xiàn)不同的趨勢(shì)，再通過(guò)電壓比較器就能讀出存儲(chǔ)單元C3中某一存儲(chǔ)單元中存儲(chǔ)的內(nèi)容，并從輸出端口out和輸出端口outb進(jìn)行輸出。在本例中，如果存儲(chǔ)單元C3中某一存儲(chǔ)單元的電阻為高阻態(tài)，那么在放電過(guò)程中SA節(jié)點(diǎn)電壓高于SB節(jié)點(diǎn)，則電壓比較器輸出端口out的邏輯值為“O”，輸出端口outb的邏輯值為“I”；如果存儲(chǔ)單元C3中電阻為低阻態(tài)，那么在放電過(guò)程中SA節(jié)點(diǎn)電壓低于SB節(jié)點(diǎn)，電壓比較器輸出端口out的邏輯值為T，輸出端口outb的邏輯值為“O”。[0047]以上所述僅為本發(fā)明較佳的實(shí)施例，并非因此限制本發(fā)明的實(shí)施方式及保護(hù)范圍，對(duì)于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識(shí)到凡運(yùn)用本發(fā)明說(shuō)明書及圖示內(nèi)容所做出的等同替換和顯而易見的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)?！局鳈?quán)項(xiàng)】1.一種非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，所述非易失性查找表電路包括:第一多路數(shù)據(jù)選擇器和第二多路數(shù)據(jù)選擇器，用于給查找表電路提供一輸入端；字線選擇控制器，由多個(gè)晶體管組成，具有多個(gè)控制端和與所述控制端對(duì)應(yīng)的輸出端；非易失性存儲(chǔ)陣列，包括多路與所述字線選擇控制器的輸出端相連接的字線，以及與所述字線相連接的由可編程電阻和二極管相串聯(lián)的存儲(chǔ)單元;所述存儲(chǔ)單元連接所述多個(gè)多路數(shù)據(jù)選擇器;其中，與所述第一多路數(shù)據(jù)選擇器相連的存儲(chǔ)單元中的可編程電阻與跟所述第二多路數(shù)據(jù)選擇器相連的存儲(chǔ)單元中的可編程電阻呈相反的態(tài)勢(shì)；讀出感應(yīng)放大器，連接所述多路數(shù)據(jù)選擇器；所述非易失性查找表電路的實(shí)現(xiàn)方法包括:所述字線選擇控制器控制其第一字線為低電平，選通所述第一字線上的存儲(chǔ)單元；向所述多路數(shù)據(jù)選擇器的輸入端輸入信號(hào)，使選中位線和選中反位線分別連通所述第一字線上電阻呈相反狀態(tài)的一對(duì)存儲(chǔ)單元；所述讀出感應(yīng)放大器通過(guò)向所述選中位線和選中反位線提供一電壓或電流，由于所述選中位線和選中反位線上連通的一對(duì)存儲(chǔ)單元中電阻阻值狀態(tài)的不同，所述選中位線和選中反位線上的電壓或電流亦呈現(xiàn)不同的變化趨勢(shì)，再由所述感應(yīng)放大器進(jìn)行讀取并輸出。2.根據(jù)權(quán)利要求1所述的非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，通過(guò)電壓比較器對(duì)所述選中位線和選中反位線上的電壓進(jìn)行比較，得出所述查找表電路的輸出信號(hào)的邏輯值。3.根據(jù)權(quán)利要求1所述的非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，所述查找表電路待機(jī)時(shí)，將所述字線選擇控制器的控制端設(shè)為低電平，則與所述控制端對(duì)應(yīng)的字線輸出高電平。4.根據(jù)權(quán)利要求1所述的非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，所述可編程電阻為可變電阻存儲(chǔ)器或磁存儲(chǔ)器或相變存儲(chǔ)器。5.根據(jù)權(quán)利要求1所述的非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，所述字線控制選擇器通過(guò)一個(gè)NMOS晶體管和一個(gè)PMOS晶體管以及控制端來(lái)控制字線的電位。6.—種非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，所述非易失性查找表電路包括:多路數(shù)據(jù)選擇器，用于給查找表電路提供一輸入端；匹配邏輯電路，實(shí)現(xiàn)與所述多路數(shù)據(jù)選擇器相當(dāng)?shù)腞C延時(shí)；字線選擇控制器，由多個(gè)晶體管組成，具有多個(gè)控制端和與所述控制端對(duì)應(yīng)的輸出端；非易失性存儲(chǔ)陣列，包括多路與所述字線選擇控制器的輸出端相連接的字線，以及與所述字線相連接的多個(gè)由可編程電阻和二極管相串聯(lián)的存儲(chǔ)單元，所述存儲(chǔ)單元連接所述多路數(shù)據(jù)選擇器；以及與所述匹配邏輯電路連接的由第一電阻和二極管串聯(lián)組成的參考存儲(chǔ)單元，其中，所述第一電阻為固定電阻，且其阻值介于所述可編程電阻的高阻態(tài)和低阻態(tài)之間；讀出感應(yīng)放大器，連接所述多路數(shù)據(jù)選擇器和匹配邏輯電路；所述非易失性查找表電路的實(shí)現(xiàn)方法包括:所述字線選擇控制器控制其第二字線和參考字線為低電平，選通所述第二字線上的存儲(chǔ)單元和參考存儲(chǔ)單元；向所述數(shù)據(jù)選擇器的輸入端輸入信號(hào)，使選中位線連通所述第二字線上的一個(gè)存儲(chǔ)單元，參考位線連通參考存儲(chǔ)單元；所述讀出感應(yīng)放大器通過(guò)向所述選中位線和參考位線提供一電壓或電流，由于所述選中位線和參考位線上連通的存儲(chǔ)單元和參考存儲(chǔ)單元中電阻阻值狀態(tài)的不同，所述選中位線和參考位線上的電壓或電流亦呈現(xiàn)不同的變化趨勢(shì)，再由所述感應(yīng)放大器進(jìn)行讀取并輸出。7.根據(jù)權(quán)利要求6所述的非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，所述參考電阻的阻值為所述可編程電阻的高阻態(tài)的阻值和低阻態(tài)的阻值的乘積的平方根。8.根據(jù)權(quán)利要求6所述的非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，通過(guò)電壓比較器對(duì)所述位線和參考位線上的電壓進(jìn)行比較，得出所述查找表電路的輸出信號(hào)的邏輯值。9.根據(jù)權(quán)利要求6所述的非易失性查找表電路的實(shí)現(xiàn)方法，其特征在于，所述參考存儲(chǔ)單元通過(guò)與其連接的一個(gè)NMOS晶體管和一個(gè)PMOS晶體管控制所述參考字線的電位。【文檔編號(hào)】H03K19/177GK105897253SQ201610201319【公開日】2016年8月24日【申請(qǐng)日】2016年4月1日【發(fā)明人】葉勇,亢勇,景蔚亮,陳邦明【申請(qǐng)人】上海新儲(chǔ)集成電路有限公司