專利名稱：金屬氧化物半導體場效應晶體管及其制造方法
技術領域：
本發(fā)明涉及一種MOSFET及其制造方法，特別是涉及一種具有高介電常數的柵極介電質以及通過原位摻雜選擇性外延成長的源極/漏極延伸區(qū)的超淺結MOSFET及其制造方法。
背景技術：
現有MOSFET(金屬氧化物半導體場效應晶體管)通過向半導體層(例如SOI)或半導體主體(例如體硅)的有源區(qū)中注入適當雜質(impurity)來形成源極與漏極區(qū)，而介于上述源極與漏極區(qū)之間的區(qū)域即為溝道或本體(body)區(qū)。柵極位于溝道區(qū)的半導體上，該柵極包括一個柵極電極與一個介電層，該柵極電極通過該柵極介電層而與該半導體隔離。施加適當的電子信號至柵極電極可以選擇性地允許或阻止源極與漏極之間的電流導通。
為了賦予MOSFET更高的電子可靠性(electricalreliability)，業(yè)界除了不斷減少MOSFET的尺寸和/或增加其操作速度外，還同時嘗試以下技術，例如在增加摻雜物(dopant)活性的同時形成超淺結(ultra shallow junction，USJ)，以使溝道區(qū)的片電阻(sheet resistance)不致增加；利用外延技術(epitaxial technique)形成高摻雜量的源極與漏極，且形成上述源極與漏極的高摻雜延伸區(qū)以減低存在于半導體-源極/漏極界面的電阻；利用外延技術以獲得位于溝道區(qū)適當的壓縮或拉伸應力；以及利用高介電常數材料的薄層，例如具有大于約3.9的介電常數(dielectric constant)或相對介電常數(relative permittivity)為柵極介電質，取代介電常數約為3.9或更小的一般氧化層，以避免柵極電極與溝道區(qū)之間的隧穿漏電流(tunneling leakage)。
為了生產上述更小、更快的MOSFET，利用外延技術形成源極和漏極，并且具有薄柵極氧化物，但其最大問題在于外延相關制程可能對柵極氧化物造成損壞，而上述損壞將導致柵極電極對源極延伸區(qū)或漏極延伸區(qū)發(fā)生橋接(bridging)，進而導致短路。這類損壞主要是由上述產生源極、漏極或其延伸區(qū)的外延制程實施前的清洗流程或選擇性外延制程所導致，它會在上述選擇性外延成長的源極與漏極和/或其延伸區(qū)形成后引起過度柵極漏電流以及元件故障。
本發(fā)明主要為了解決關于制程中采用原位摻雜選擇性外延源極/漏極延伸區(qū)以及高介電常數柵極介電質的超淺結MOSFET所引起的相關問題，包括柵極漏電流、柵極對源極延伸區(qū)或柵極對漏極延伸區(qū)的橋接而導致的短路現象等問題。

發(fā)明內容
有鑒于此，本發(fā)明的目的在于提供一種半導體元件，例如MOSFET，且較佳為具有超淺結的MOSFET，其具有一個高介電常數的柵極介電質、一個源極和一個漏極，以及通過原位摻雜選擇性外延(in-situ doped selective epitaxy)成長技術所形成的上述源極與漏極的延伸區(qū)。較佳情況下，源極和漏極深，而源極和漏極的延伸區(qū)淺。本發(fā)明還提供一種制造上述MOSFET的方法，其排除或改善了介于柵極電極與源極/漏極延伸區(qū)由于外延成長前置步驟和/或外延成長步驟所導致的漏電流。
為了實現上述目的，本發(fā)明提供一種MOSFET，包括一個半導體基底以及一個位于該半導體基底的一個閑置表面上的柵極，該柵極包括一個柵極電極以及一個柵極介電質的堆迭。該柵極介電質堆迭至少包括一層高介電常數材料層，通常，該柵極介電質堆迭除了該高介電常數材料層外，其下方還設計有一層緩沖界面層(通常采用氧化硅SiO2或含氮二氧化硅SiOxNy)，用于增加傳導電子/空穴的遷移速度(但該緩沖介面層在某些設計中可以省略)。有別于傳統(tǒng)設計，本發(fā)明的該高介電常數層突出于柵極電極外。上述MOSFET還包括形成于柵極相對側的源極與漏極，以及通過選擇性原位摻雜外延法分別形成的淺源極延伸區(qū)與淺漏極延伸區(qū)。
為了實現上述目的，本發(fā)明還提供一種MOSFET，包括一個半導體基底以及一個位于該半導體基底的一個閑置表面上的柵極，該柵極包括一個柵極電極以及一個柵極介電質的堆迭。該柵極介電質堆迭至少包括一層高介電常數材料層，通常，該柵極介電質堆迭除了該高介電常數材料層外，其下方還設計有一層緩沖界面層(通常采用氧化硅SiO2或含氮二氧化硅SiOxNy)，用于增加傳導電子/空穴的遷移速度(但該緩沖介面層在某些設計中可以省略)。有別于傳統(tǒng)設計，本發(fā)明的該高介電常數層突出于柵極電極外，作為抵抗刻蝕、清洗、外延步驟以及外延相關步驟制程中造成損害的保護阻擋(protectivebarrier)層。上述MOSFET還包括形成于柵極相對側的源極與漏極，以及通過選擇性原位摻雜外延法分別形成的淺源極延伸區(qū)與淺漏極延伸區(qū)。
本發(fā)明所述的MOSFET，所述高介電常數材料層的介電常數約大于3.9。
本發(fā)明所述的MOSFET，所述柵極介電質與所述基底的閑置表面之間設置有一個緩沖界面層。
本發(fā)明所述的MOSFET，所述高介電常數材料層用來抵抗柵極電極上選擇性原位摻雜外延法、氫氟酸浸洗、清洗、濕刻蝕以及干刻蝕所造成的有害影響。
本發(fā)明所述的MOSFET，所述源極和所述漏極通過離子注入法或選擇性原位摻雜外延法形成。
本發(fā)明所述的MOSFET，所述源極和所述漏極通過選擇性原位摻雜外延法形成，并且包括摻雜硅、硅-鍺、硅-碳、硅-鍺-碳或化合物半導體。
本發(fā)明所述的MOSFET，所述源極和所述漏極的最高表面大約與所述基底的上表面共平面。
本發(fā)明所述的MOSFET，所述源極和所述漏極的最高表面比所述基底的上表面高。
本發(fā)明所述的MOSFET，所述淺延伸的末端位于所述柵極電極周邊部份的下方。
為了實現上述目的，本發(fā)明還提供一種MOSFET的制造方法。首先，在半導體基底上沉積一個柵極介電質堆迭，該柵極介電質堆迭至少包括一層高介電常數材料層。通常，該柵極介電質堆迭除了該高介電常數材料層外，其下方還設計有一層緩沖界面層(通常采用氧化硅SiO2或是含氮二氧化硅SiOxNy，但該緩沖介面層在某些設計中可以省略)，并且在該介電層上沉積一個導電層。然后，圖形化上述層別以形成一個柵極，其具有一個位于柵極介電質堆迭上的柵極電極，該柵極介電質堆迭的寬度比柵極電極大，因此，該柵極介電質堆迭突出于柵極電極外。接著，在柵極電極的側邊、突出的柵極介電質的閑置表面以及基底上形成一個第一隔離物，其距離該柵極電極有一個可選距離，然后刻蝕部分未覆蓋該隔離物的基底以在該基底中形成第一深凹陷處。接下來，通過選擇性原位摻雜外延法在上述個別第一深凹陷處形成深源極區(qū)與深漏極區(qū)，然后移除第一隔離層，并且在柵極側邊與上述突出的柵極介電質的閑置表面形成一個第二隔離層。經上述步驟之后，刻蝕上述源極、漏極、基底的閑置表面，以及位于柵極介電質下方的基底的上表面，以于其中形成一個第二淺凹陷處。最后，通過選擇性原位摻雜外延法在個別上述的第二凹陷處形成淺源極與淺漏極延伸區(qū)，以使上述淺延伸區(qū)的末端位于柵極介電質堆迭的下方并與其接觸。
本發(fā)明所述的制造MOSFET的方法，所述高介電常數介電質的介電常數約大于3.9。
本發(fā)明所述的制造MOSFET的方法，所述高介電常數介電質與所述基底的閑置表面之間設置有一個緩沖界面層。
本發(fā)明所述的制造MOSFET的方法，圖形化所述層別以形成所述柵極的步驟包括圖形化所述導電層以形成柵極電極；在所述柵極電極的側邊形成一個偏移隔離層至一定厚度，所述高介電常數層的寬度比所述柵極電極的寬度大；以及刻蝕所述裸露的介電層。
本發(fā)明所述的制造MOSFET的方法，通過選擇所述高介電常數層的組成及其位于所述柵極電極外的突出范圍，避免由于所述柵極電極與所述延伸部分橋接而導致的短路。
本發(fā)明所述的制造MOSFET的方法，包括所述深源極和深漏極具有相同的第一組成；所述淺延伸具有相同的第二組成；以及所述第一組成與所述第二組成是相同的或不同的。
為了實現上述目的，本發(fā)明還提供一種MOSFET的制造方法。首先，在半導體基底上沉積一個柵極介電質堆迭，該柵極介電質堆迭至少包括一層高介電常數材料層。通常，該柵極介電質堆迭除了該高介電常數材料層外，其下方還設計有一層緩沖界面層(通常采用氧化硅SiO2或是含氮二氧化硅SiOxNy，但該緩沖介面層在某些設計中可以省略)，并且在該柵極介電堆迭上沉積一個導電層。然后，圖形化上述層別以形成一個柵極，其具有一個位于柵極介電堆迭上的柵極電極。上述柵極介電堆迭的寬度比柵極電極大，因此，柵極介電質突出于柵極電極外。接著，在柵極電極的側邊、突出的柵極介電質的閑置表面上形成一個第一隔離層，然后刻蝕部分基底的閑置表面與位于柵極介電質下方的基底的上表面，以在上述基底中形成第一淺凹陷處。接下來，通過選擇性原位摻雜外延法在上述個別的第一凹陷處形成淺源極與淺漏極的延伸區(qū)；然后移除上述第一隔離層，并且在與柵極距離一個可選距離處的柵極側邊、突出的柵極介電質的閑置表面和延伸區(qū)上形成一個第二隔離層。最后，在未覆蓋上述第二隔離物的基底中形成深源極與深漏極。
本發(fā)明所述的制造MOSFET的方法，形成深源極和深漏極的步驟包括通過離子注入至所述延伸以及所述基底來形成所述深源極和深漏極。
本發(fā)明所述的制造MOSFET的方法，形成深源極和深漏極的步驟包括經所述延伸至所述基底中刻蝕出一個深第二凹陷處，然后通過原位摻雜外延法在該個別的第二凹陷處形成一個深源極和一個深漏極。
本發(fā)明提供的MOSFET及其制造方法，柵極介電層采用高介電常數材料，并且其寬度比柵極電極大，即突出于柵極電極，因而能夠放置柵極電極與其下方邊緣的源極/漏極延伸區(qū)形成橋接而導致的短路現象，并且增進外延步驟的制程穩(wěn)定性。


圖1是現有技術中一個MOSFET的剖面?zhèn)纫晥D。
圖2是本發(fā)明MOSFET的一個剖面?zhèn)纫晥D。
圖3是本發(fā)明MOSFET的局部放大圖。
圖4A至圖4I用來說明圖2和圖3所示的MOSFET元件的制程步驟。
圖5A至圖5F是圖4的兩個替代形成的制程步驟。
具體實施例方式
為使本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并結合附圖加以詳細說明。
在本發(fā)明的較佳實施例中，MOSFET具有一個半導體基底，這里所指的基底包括絕緣基底上有一個半導體層(例如SOI)或者半導體塊材本體(bulk)。本領域技術人員應知，與n型和p型金屬氧化物半導體(MOS)元件一樣，“MOSFET”包括一個或一個以上的晶體管、存儲單元(memory cell)以及其他類似的半導體元件?；卓梢园ㄈ魏魏线m的半導體材料，通常包括硅、硅-鍺、硅-碳以及鍺。
基底的有源區(qū)界定于源極與漏極之間，上述源極與漏極通過形成于基底上表面的柵極來隔離。溝道區(qū)域位于源極與漏極間之基底中。柵極包括一個柵極介電質堆迭，其位于基底上或閑置表面上，以及一個柵極電極，其位于該介電質堆迭上方或閑置表面上。上述柵極電極可以是金屬(包括銅、金、銀、鎢、鉭、鋁、鎳、釕、銠、鈀、鉑、鈦或鉬)，金屬化合物，例如適當的金屬氮化物(例如氮化鈦或氮化鉭)，還可以是金屬硅化物(例如鈷硅化物、鎳硅化物或鈦硅化物)。上述柵極電極還可以是導電材料，例如多晶硅或多晶硅-鍺。
上述柵極介電質堆迭至少包括一層高介電常數材料層；通常，這層柵極介電質堆迭除了具有該高介電常數材料層外，其下方還設計有一層緩沖界面層(通常采用氧化硅SiO2或是含氮二氧化硅SiOxNy，然而該緩沖介面層在某些設計中可以省略)。該高介電常數材料的介電常數(相對介電常數)大于3.9(常見的高介電常數材料其介電常數都大于10)，因而其抗刻蝕能力極佳，可作為保護層以及刻蝕阻擋層。這樣，該相當薄的高介電常數材料可以作為保護或刻蝕阻擋工具，用以抵抗外延前置制程和/或外延相關制程步驟中所形成的腐蝕和其他有害影響，例如外延步驟中的清洗(包括氫氟酸的浸洗)、選擇性外延刻蝕劑的侵蝕以及其他在深源極與深漏極及其淺延伸區(qū)的外延前置制程和/或外延制程中所受的影響。
合適以及較佳的高介電常數材料包括金屬氧化物、金屬氮化物、金屬硅酸鹽(silicate)、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金屬氮氧化物(oxynitride)、金屬鋁酸鹽(aluminate)、硅酸鋯、鋁酸鋯、氧化鉿、氧化鋯、氮氧化鉿、氮氧化鋯、硅酸鉿、硅酸鋯、氮氧硅鉿(HfSixOyNz)、氮氧硅鋯(ZrSixOyNz)、氧化鋁、氧化鈦、氧化鉭、氧化鑭、氧化鈰、硅酸鉍(Bi4Si2O12)、氧化鎢、氧化釔、鋁酸鑭、鋇硅鈦酸鹽(Ba1-xSixTiO3)、鈦酸鉛(PbTiO3)、鈦酸鋇(BaTiO3)、鈦酸鍶(SrTiO3)、鋯酸鉛(PbZrO3)、鈦酸鉛鍶(PST)、鈮鋅酸鉛(PZN)、鈦酸鉛鋯(PZT)、鈮酸鉛鎂(PMN)，以及其中相混合或堆迭的組合。由于許多其他無機高介電常數材料可以用來抵抗多數現有刻蝕方法，因此可用于作為在選擇性外延步驟中抵抗毀損，以及避免柵極電極對源極/漏極延伸區(qū)產生橋接而導致短路的高介電常數材料層的極佳的備選材料。
上述高介電常數層具有一個側向延伸或比柵極電極大的長度或寬度，即部份高介電常數層沿著基底上表面突出或延伸于柵極電極的周圍或側邊外。也就是說，上述高介電常數層的長度或寬度如果從上方或下方看(即與高介電常數層以及基底的平面相垂直的方向)，其比柵極電極大。
在較佳實施例中，如本領域技術人員所熟知，深源極與漏極主要通過離子注入法形成。另外，還可以通過適于制造超淺結元件的選擇性原位摻雜外延步驟形成。當使用外延制程時，首先在基底中形成凹陷處，然后在其中原位外延形成經適當摻雜的深源極與漏極。在某些實施例中，上述深源極與漏極的較佳組成包括硅、硅-鍺、硅-碳，或者是同價或不同價的化合物半導體，例如I-VII、II-VI、III-V或IV-IV族化合物。上述材料可用于形成深源極與漏極區(qū)，以便在基底的溝道區(qū)產生可選的壓縮或拉伸應力。
如果使用原位摻雜外延法形成與深源極與深漏極區(qū)域材料相同或相異的個別接觸的淺源極與漏極延伸區(qū)域，其位置在柵極介電質堆迭的突出或延伸部份的下方，且介于深源極與深漏極區(qū)域之間。上述延伸區(qū)的閑置或上表面與柵極介電質堆迭的突出部份的下表面相接觸；而較佳的設計則是上述淺源極與漏極延伸區(qū)域延伸至柵極介電質堆迭的突出部份的邊緣內，且位于柵極電極周圍部份的下方。選擇適當的柵極電極與其下方部份的重迭程度(垂直于基底的方向)以得到所需的覆蓋電容(overlay capacitance)和串聯(lián)溝道電阻(series channelresistance)，使得該半導體元件能夠獲得最佳性能和較佳的短溝道效應(short channel effect)。溝道區(qū)域位于上述深源極與深漏極之間，并且位于上述淺源極與漏極延伸區(qū)域之間，以及柵極介電質堆迭的下方。
在一些實施例中，深源極與深漏極的閑置表面通常與基底的上表面為共平面；在另一些實施例中，源極與漏極可以突起或提高，以使源極與漏極的上方閑置表面提高至基底的上表面之上；還有一些實施例，因為某些刻蝕制程造成的凹陷(recess)(例如，隔離層刻蝕時所造成的凹陷)，深源極與深漏極的表面可能低于基底的上表面。在某些實施例中，源極、漏極以及其個別的延伸區(qū)包括相同材料的組成，而在另一些實施例中，源極/漏極的組成材料可以與其延伸區(qū)不同。
在方法方面，本發(fā)明提供制造具有上述結構的MOSFET的方法。
首先參考圖1，其顯示的是美國第6,504,214號專利(以下簡稱′214號專利)中的MOSFET10。圖1引自′214號專利的圖1，該MOSFET或其他半導體元件10形成于一個基底12中或其上。元件10可以是MOSFET用于互補式金屬氧化物半導體或其他類型集成電路的制造中，且元件10也可以采取其他類型的晶體管、存儲單元或其他類型的半導體元件。復合元件10，其包括NMOS和/或PMOS元件10，可以在基底12上形成，并通過隔離區(qū)域14而隔離。
元件10包括基底12的有源區(qū)16，如圖所示，基底12可以是塊狀形式，并且包括硅、硅-鍺、鍺或其他半導體本體。如果希望制造SOI結構，則基底12可以由硅、硅-鍺或其他半導體材料的半導體薄膜位于一個絕緣材料的層別(未示)上而構成，該絕緣材料層可以是埋藏氧化層(buried oxide，BOX)。對于后者，絕緣材料層是在另一個半導體晶圓上形成的。
有源區(qū)16包括一個深源極18、一個深漏極20，以及一個位于上述源極18與漏極20之間的柵極22。深源極18與漏極20通過原位摻雜選擇性低溫外延技術形成，且其上方部份突出至基底12的平面。
柵極22包括一個相當厚的柵極電極24，且其下方為高介電常數層26，上述高介電常數層26將柵極電極24與基底12隔離。如′214專利所示，高介電常數層26可位于中間緩沖界面層(intervening buffer interface)27上，而該緩沖界面層27可以依次位于基底12之上。根據′214專利第6欄第29至32行，高介電常數層26與緩沖界面層27(如果有)通過圖形化與柵極電極24具有相同范圍；而在其第1欄第62至64行中，則說明了其是通過移除在柵極電極外的側邊延伸的部份高介電常數材料層而形成的。
基底12中定義有介于源極18與漏極20之間的溝道28。溝道28的導電通過施加于柵極電極24的電子信號來控制。柵極電極24可以是金屬、含有金屬的化合物、半導體或者金屬硅化物。上述金屬可以是鎢、鉭、鋁、鎳、釕、銠、鈀、鉑、鈦及鉬；上述含有金屬的化合物可以包括氮化鈦或氮化鉭；上述半導體可以是多晶硅或多晶硅-鍺。如果上述柵極電極24是半導體，則可以通過金屬硅化(siliciding)柵極電極24的閑置表面來形成導電柵極接觸29?？梢圆捎妙愃品椒ㄐ纬稍礃O18與漏極20的導電接觸30。
在′214專利中，上述介于高介電常數層26與基底12的緩沖界面27的功能包括a)防止原子自高介電常數層26擴散和/或滲透至基底12；以及b)防止該高介電常數層26與基底12發(fā)生反應。上述每個功能或兩者均可能導致位于溝道28中的載流子遷移速率(mobility)的降低。
高介電常數層26是高介電常數材料或高介電常數材料的多層重疊。在′214專利中，“高介電常數”是指高介電常數層26的材料具有大于10的相對介電常數或介電常數，并且′214專利中記載的較佳高介電常數材料包括金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化鉿、氧化鋯、氮氧化鉿、氮氧化鋯、硅酸鉿、硅酸鋯、氮氧硅鉿、氮氧硅鋯、氧化鋁、氧化鈦、氧化鉭、氧化鑭、氧化鈰、硅酸鉍、氧化鎢、氧化釔、鋁酸鑭、鋇硅鈦酸鹽、鈦酸鉛、鈦酸鋇、鈦酸鍶、鋯酸鉛、鈦酸鉛鍶、鈮鋅酸鉛、鈦酸鉛鋯、鈮酸鉛鎂、以及其相混合或堆迭的組合，且均具有大于10的介電常數。兩種或三種金屬氧化物的組合與一個介電常數大于20的鐵電材料。在′214專利中，還記載了高介電常數層26可以是介電常數小于10的標準介電常數(standard k)材料，例如氧化硅、氮氧化硅以及氮化硅。
在′214專利中，記載了較佳高介電常數的高介電常數層26，由于其能減低在源極18/漏極20以及柵極電極24之間所產生的電流泄漏，因此可以建立一個適當的電容(capacitance)，并且除此之外還能改善元件10的可靠性。
在柵極22的側壁形成一個偏移隔離層(liner)31，其有助于在元件10的制造過程中將柵極22與源極18和漏極20隔離。該偏移隔離層31可以是相當厚的氧化硅或其他氧化物。
位于偏移隔離層31上的側壁是隔離層(sidewall spacer)32。該隔離層32與隔離區(qū)域14間的位置，是通過外延法形成的源極18與漏極20區(qū)域。隔離層32可以是氧化物(例如氧化硅)、氮化物(例如為氮化硅)或者復合式隔離物(composite spacer)，例如氧化物/氮化物、氧化物/氮化物/氧化物或氮化物/氧化物/氮化物。
深源極18與深漏極20分別位于通過選擇性刻蝕偏移隔離層-隔離層31-32與隔離區(qū)域14間的區(qū)域而在基底12中所形成的相對凹陷處38與40中。較佳情況下，源極18與漏極20位于隔離區(qū)域14與偏移隔離層31-隔離層32之間通過硅或硅-鍺的低溫選擇性外延法而形成的個別的凹陷處38與40中。適當的摻雜物種(N-型或P-型)可以通過現有技術將其引入至源極18與漏極20中。一般N-型的摻雜物包括銻、磷以及砷；而一般P-型的摻雜物則包括硼、鎵以及銦。
美國第6,512,269號專利(以下簡稱′269專利)記載了一種類似于′214專利的元件。′269專利的元件包括一個具有相當厚的標準介電常數材料的柵極介電質。深源極與深漏極具有個別較淺的延伸區(qū)，而其閑置表面與基底共平面。上述深源極與深漏極以及其延伸區(qū)利用離子注入法而非低溫外延法形成，其淺延伸區(qū)則延伸于柵極介電質下方，與柵極電極共同側向延伸。
美國第6,555,879號專利(以下簡稱′879專利)記載了另一源極/漏極延伸區(qū)域位于柵極的柵極介電質下方的元件?！?79專利中元件的柵極介電質是相當厚的標準介電常數材料，并且延伸于柵極電極的周邊外，然而，源極、漏極以及其個別延伸區(qū)并非位于基底的凹陷處，且通過硅化(siliciding)基底而形成，并非利用低溫原位摻雜選擇性外延法，其源極/漏極的閑置表面不與基底共平面。
根據本發(fā)明的元件，例如MOSFET100，在圖2和圖3中顯示。MOSFET100的各部分與圖1中的元件10相對應，并通過三個數字表示，第一個數字是1或2，后面兩個數字對應于圖1中的相同或相似部分。
高介電常數層126用來作為柵極介電堆迭的一個主要部分，其邊緣部分200延伸或突出于柵極122的柵極電極124外或者側向遠離，在后面將對其詳細說明。該結構(高介電常數層126以及其延伸部分200)高度抗刻蝕，并可避免在不同制程步驟中造成損害，例如在外延前的清洗步驟或氫氟酸的浸洗(移除氧化物)、選擇性刻蝕以及外延制程中。高介電常數層126及其延伸部分200的保護功能可用于改善或避免柵極電極124對源極延伸區(qū)148以及柵極電極124對漏極延伸區(qū)150的橋接而導致的短路現象及其所伴隨引發(fā)的漏電流現象。高介電常數層126及其延伸部分200在處理或制造元件100的過程中被作為保護阻擋層，特別是介于高介電常數層126的下方邊緣以及源極與漏極延伸處148與150上方的接近處。
在′214專利中，用以界定凹陷處38與40以及源極18與漏極20的沉積處的偏移隔離層-隔離層31-32可以通過一個初始且暫時性的隔離層131(圖4)而取代，并在深源極118和深漏極120外延成長后移除。在源極/漏極延伸區(qū)148/150外延形成前，形成一個永久性的偏移隔離層-隔離層232于柵極122側邊，并且延伸于柵極122外的高介電常數層126突出部分200的上方閑置表面。換句話說，在本發(fā)明中，上述暫時性隔離層131在用完后可以被移除。將其移除后，接著再形成永久性的偏移隔離層-隔離層232，并暴露出基底112與深源極118/深漏極120的上方閑置表面以刻蝕及外延沉積其延伸區(qū)域148及150。上述永久性偏移隔離層-隔離層結構232界定了即將發(fā)生刻蝕底切138a與140a的區(qū)域，即位于高介電常數層126下方基底112的凹陷處，并通過原位摻雜外延沉積法在其中形成延伸區(qū)148與150，詳細內容將在后面加以說明。如上所述，高介電常數層126及其突出部分200可用來避免柵極電極124與源極/漏極延伸區(qū)域148與150發(fā)生橋接導致短路，上述延伸區(qū)域148與150不僅沿高介電常數層126及其突出部分200下方而延伸，并且延伸于部分柵極電極124的下方。
由于在較佳實施例中利用外延步驟以形成源極118/漏極120及其延伸區(qū)148/150，因此，本領域技術人員應能知道本發(fā)明所述結構和方法的效果其可對溝道區(qū)域128中形成拉伸或壓縮應力，以增大電子或空穴的遷移速率。
現參照圖4A至圖4I，其用來說明制造圖2和圖3所示元件100的較佳制造方法及其步驟。
如圖4A所示，在步驟300中，提供一個半導體基底112，該半導體基底112較佳利用現有方法摻雜N-型或P-型摻雜物。接著，在步驟304中按照現有技術形成隔離區(qū)域114以決定一個或一個以上的有源區(qū)116的范圍，較佳采用淺溝槽隔離法(shallowtrench isolation，STI)或其他現有技術形成隔離區(qū)域114。
在步驟306中，接著將高介電常數層126(用于柵極介電堆迭的一個主要部份)形成于基底112的閑置表面上，并可設置于緩沖界面層127之上。如圖4B所示，在步驟308中，沉積一個適當材料層于上述高介電常數層126上，然后通過掩膜(mask)或圖形化光刻膠層以及濕式或干式化學刻蝕而圖形化，從而形成柵極電極124。在步驟310中(圖4C)，介電層通過圖形化以產生高介電常數層126，并且其突出部分200延伸于柵極電極124外。上述步驟可先通過將具有厚度相當或接近于延伸或突出自柵極電極124外的高介電常數層126的抗刻蝕偏移隔離層212覆蓋于柵極電極124的側邊，然后再刻蝕上述高介電常數層126。
如圖4D所示，步驟312將形成暫時性的隔離層131，例如通過現有的沉積及刻蝕技術以形成一個合適材料，例如氧化硅、氮化物或者功能相近的絕緣材料。上述暫時性隔離層131可以在形成高介電常數層126的偏移隔離層212后形成，也可以在移除偏移隔離層212后形成。無論如何，暫時性隔離層131位于柵極電極124的側邊，且保護著高介電常數層126的突出部分200的外圍。步驟312所示的偏移隔離層212是可選的(optional)，其可被移除并且由暫時性隔離層131的部分所取代，如步驟316中所示(圖4E)。
在步驟316中，利用適當的刻蝕劑將介于暫時性隔離層131與隔離區(qū)域114間的基底112部分移除，以產生相對于源極118與漏極120的個別凹陷處138與140。形成凹陷處時，其還可能將柵極電極124的部份上表面移除，因而柵極電極124將輕微凹陷并具有低于上述暫時性隔離層131所界定的上方平面。接著，在圖4F的步驟318中，源極118與漏極120將分別形成于其所對應的凹陷處138與140。在較佳實施例中，源極118與漏極120通過低溫選擇性外延沉積一個合適材料而形成，例如硅、硅鍺、碳化硅(SiC)、硅鍺碳(SiGexCy)或化合物半導體，其具有源極/漏極118/120經原位摻雜，當其沉積時偕同合適的摻雜物種。同時，外延層214還可形成于柵極電極124的閑置表面上。圖4G的步驟320中，移除暫時性隔離層131，然后在步驟322中，在柵極電極124的側邊形成一個永久性偏移隔離層231。上述永久性偏移隔離層231以及層別214可保護柵極電極124免于受到后續(xù)步驟的影響，該永久性偏移隔離層231位于先前所形成的高介電常數層126的突出部分200上。
接下來，如圖4H所示，在步驟324中，選擇性刻蝕源極/漏極118/120以及基底112的閑置表面以移除其中的部分，該刻蝕步驟薄化了源極/漏極118/120并將基底112底切，因而在基底112以及高介電常數層126的突出部分200間形成延伸區(qū)148與150的相對凹陷處138a與140a。最后，以與形成源極/漏極118/120的選擇性原位摻雜外延相同或相似的步驟來形成位于凹陷處138a與140a中的延伸區(qū)148與150，并且覆蓋于源極118與漏極120，如圖4I中的步驟326所示。這樣，源極118/148與漏極120/150可視作結合其個別較低部分118與120以及其相對較為上方部分或延伸區(qū)148與150的結合。深源極118與深漏極120可包括相同或不同的材料。此外，淺延伸區(qū)148與150可包括與深源極118與深漏極120相同或不同的材料。
在圖2至圖4中，源極結構118/148與漏極結構120/150的閑置表面與基底112的閑置表面共平面，該結構稱為“未凸起(non-raised)”結構；如本領域技術人員所熟知，源極/漏極延伸區(qū)域148與150還可以使其閑置表面提高至基底上方(如圖2圖中虛線236處所指)或降至低于基底上方，而后者稱為突起或下凹結構。
具有高介電常數層126的突出部分200的元件可用以避免柵極電極124與源極/漏極延伸區(qū)148/150之間發(fā)生橋接而導致的短路，而這種短路是傳統(tǒng)類似制程的最大問題。因此，本發(fā)明采用其突出部分200用以改善橋接導致的短路現象，并增進外延步驟的制程穩(wěn)定性(robustness)。根據現有理論可知，高介電常數層126及其突出部分200抵抗刻蝕侵襲的能力極強，可用于保護在形成凹陷處138a與140a中的有害影響以及用以產生延伸區(qū)148及150的外延步驟的影響，因而足以防止柵極電極124與其下方邊緣的源極/漏極延伸區(qū)148及150的區(qū)域形成橋接導致的短路。此外，現有技術僅利用偏移隔離層/隔離層31/32在柵極22的側邊，且不具有突出部分200以容許刻蝕和/或外延步驟以侵襲高介電常數層26的邊緣，因而存在潛在的漏電流隱患。
圖5A至圖5F用來說明圖4中步驟312至326的兩個替代方法，以制造與圖2和圖3中的與MOSFET相似的MOSFET100′與100″。
在圖5A的步驟400中，根據需要，高介電常數層126可以包括緩沖界面層127，而柵極電極124則通過沉積和圖形化而形成，前者的寬度比后者大，且高介電常數層126的延伸部分200突出至柵極電極124的周邊外。暫時性偏移隔離層131′已先形成以覆蓋柵極電極124的側邊和突出部分200的上方閑置表面。淺凹陷區(qū)138a′與140a′通過刻蝕基底112表面形成，實行刻蝕步驟以使在基底112表面形成底切，且凹陷區(qū)138a′與140a′延伸于高介電常數層126的突出延伸處200的下方，并且距柵極電極124的下方一個可選距離。暫時性偏移隔離層131′以及高介電常數層126及其突出延伸部份200在刻蝕過程中遮蔽了柵極電極124。
在圖5B的步驟402中，施加選擇性原位外延法以在凹陷處138a′與140a′中形成淺延伸區(qū)148′與150′。因此，上述淺延伸區(qū)148′/150′位于突出部分200以及柵極電極124邊緣的下方。在步驟402與404之間，將上述暫時性偏移隔離層131′移除，且在圖5C的步驟404中，形成永久性隔離層231′以覆蓋于柵極電極124側邊、高介電常數層126的突出部分200以及淺延伸區(qū)148′與150′一個選定區(qū)域及其下方的基底112。
在圖5D的步驟406中，深源極118′與深漏極區(qū)120′如箭頭所示，通過離子注入法注入至裸露的淺延伸區(qū)148′與150′以及基底112中而形成，從而形成MOSFET100′。上述永久性隔離層231′界定并且限制了上述部分118′與120′至柵極122的范圍。
步驟408與410是步驟406的替換選擇。在圖5E的步驟408中，深凹陷處138′與140′穿越未覆蓋永久性隔離層231′的淺延伸區(qū)148′與150′部分，并且深至基底112中而形成。最后，在圖5F的步驟410中，深源極與漏極部分118″與120″通過選擇性原位外延法形成于凹陷處138′與140′中而形成MOSFET100″雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領域的技術人員，在不脫離本發(fā)明的精神和范圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權利要求書的范圍為準。
附圖中符號的簡單說明如下10MOSFET 16有源區(qū)12基底 18深源極14隔離區(qū)域 20深漏極
22柵極 127緩沖界面層24柵極電極 128溝道26高介電常數層 131、131′偏移隔離層27緩沖界面層 132隔離層28溝道 138、138′深源極凹陷處29導電柵極接觸 138a源極延伸區(qū)凹陷處30源極與漏極的導電接觸 138a′源極延伸區(qū)凹陷處31偏移隔離層 140、140′深漏極凹陷處32隔離層 140a漏極延伸區(qū)凹陷處38源極凹陷處 140a′漏極延伸區(qū)凹陷處40漏極凹陷處 148源極延伸區(qū)100、100′、100″MOSFET 148′淺源極延伸112基底 150漏極延伸區(qū)114隔離區(qū)域 150′淺漏極延伸116有源區(qū)200高介電常數層延伸部分118、118′、118″深源極 212偏移隔離層120、120′、120″深漏極 231/232偏移隔離層/隔離層122柵極 231′隔離層124柵極電極 236突起式源極/漏極的表面126高介電常數層
權利要求
1.一種金屬氧化物半導體場效應晶體管，其特征在于包括一個半導體基底；一個柵極，位于該基底的一個閑置表面，該柵極包括一個柵極介電質堆迭和一個柵極電極，該柵極介電質堆迭包括至少一層位于該基底的該閑置表面的高介電常數材料層，該柵極電極位于該高介電常數材料層的閑置表面，且該高介電常數材料層突出于該柵極電極外；一個源極與一個漏極，形成于柵極的相對側；以及一個淺源極延伸和一個淺漏極延伸，通過選擇性原位摻雜外延法形成。
2.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述高介電常數材料層的介電常數約大于3.9。
3.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述柵極介電質與所述基底的閑置表面之間設置有一個緩沖界面層。
4.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述高介電常數材料層用來抵抗柵極電極上選擇性原位摻雜外延法、氫氟酸浸洗、清洗、濕刻蝕以及干刻蝕所造成的有害影響。
5.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述源極和所述漏極通過離子注入法或選擇性原位摻雜外延法形成。
6.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述源極和所述漏極通過選擇性原位摻雜外延法形成，并且包括摻雜硅、硅-鍺、硅-碳、硅-鍺-碳或化合物半導體。
7.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述源極和所述漏極的最高表面大約與所述基底的上表面共平面。
8.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述源極和所述漏極的最高表面比所述基底的上表面高。
9.根據權利要求1所述的金屬氧化物半導體場效應晶體管，其特征在于所述淺延伸的末端位于所述柵極電極周邊部份的下方。
10.一種制造金屬氧化物半導體場效應晶體管的方法，其特征在于包括在一個半導體基底上沉積一個高介電常數層，并且在該介電層上沉積一個導電層；圖形化上述層別以形成一個柵極，其具有一個位于高介電常數層上的柵極電極，該柵極介電質的寬度比該柵極電極的寬度大，因此該柵極介電質突出于柵極電極外；在該柵極電極的側邊、該突出的柵極介電質的閑置表面以及該基底上形成一個第一隔離層，該第一隔離層距離該柵極電極具有一個可選距離，然后刻蝕部分沒有隔離物覆蓋的基底以在該基底中形成第一深凹陷處；通過選擇性原位摻雜外延法在上述個別的第一深凹陷處形成一個深源極和一個深漏極；移除該第一隔離層，并且在該柵極側邊與該突出的高介電常數層的閑置表面形成一個第二隔離層；刻蝕該源極、漏極與該基底的閑置表面，以及該高介電常數層下方的基底的上表面，以在其中形成一個第二淺凹陷處；以及通過選擇性原位摻雜外延法在上述個別的第二凹陷處形成淺源極和淺漏極延伸，以使該淺延伸的末端位于該柵極介電質下方并與其接觸。
11.根據權利要求10所述的制造金屬氧化物半導體場效應晶體管的方法，其特征在于所述高介電常數介電質的介電常數約大于3.9。
12.根據權利要求10所述的制造金屬氧化物半導體場效應晶體管的方法，其特征在于所述高介電常數介電質與所述基底的閑置表面之間設置有一個緩沖界面層。
13.根據權利要求10所述的制造金屬氧化物半導體場效應晶體管的方法，其特征在于圖形化所述層別以形成所述柵極的步驟包括圖形化所述導電層以形成柵極電極；在所述柵極電極的側邊形成一個偏移隔離層至一定厚度，所述高介電常數層的寬度比所述柵極電極的寬度大；以及刻蝕所述裸露的介電層。
14.根據權利要求10所述的制造金屬氧化物半導體場效應晶體管的方法，其特征在于通過選擇所述高介電常數層的組成及其位于所述柵極電極外的突出范圍，避免由于所述柵極電極與所述延伸部分橋接而導致的短路。
15.根據權利要求10所述的制造金屬氧化物半導體場效應晶體管的方法，其特征在于所述深源極和深漏極具有相同的第一組成；所述淺延伸具有相同的第二組成；以及所述第一組成與所述第二組成是相同的或不同的。
16.一種制造金屬氧化物半導體場效應晶體管的方法，其特征在于包括a)在一個半導體基底上沉積一個高介電常數層，并且在該介電層上沉積一個導電層；b)圖形化上述層別以形成一個柵極，其具有一個位于高介電常數層上的柵極電極，該高介電常數層的寬度比該柵極電極的寬度大，因此該高介電常數層突出于該柵極電極外；c)在該柵極電極的側邊與該突出的高介電常數層的閑置表面上形成一個第一隔離層，然后刻蝕部分該基底的閑置表面與位于該高介電常數層下方的基底的上表面，以在該基底中形成第一淺凹陷處；d)通過選擇性原位摻雜外延法在上述個別的第一凹陷處形成淺源極與淺漏極的延伸；e)移除該第一隔離層，并且在與該柵極相隔一個可選距離處的柵極側邊、突出的柵極介電質的閑置表面以及延伸處形成一個第二隔離層；以及f)在該未覆蓋第二隔離層的基底中形成一個深源極與一個深漏極。
17.根據權利要求16所述的制造金屬氧化物半導體場效應晶體管的方法，其特征在于步驟f通過離子注入至所述延伸以及所述基底來形成所述深源極和深漏極。
18.根據權利要求16所述的制造金屬氧化物半導體場效應晶體管的方法，其特征在于步驟f經所述延伸至所述基底中刻蝕出一個深第二凹陷處，然后通過原位摻雜外延法在該個別的第二凹陷處形成一個深源極和一個深漏極。
全文摘要
一種金屬氧化物半導體場效應晶體管及其制造方法。該金屬氧化物半導體場效應晶體管包括位于基底上的高介電常數柵極介電質，以及位于該柵極介電質上的柵極電極，且柵極介電質突出于柵極電極外。柵極的每一側形成有深源極和深漏極，其具有淺延伸區(qū)。深源極與深漏極區(qū)通過選擇性原位摻雜外延法或離子注入法形成，延伸區(qū)通過選擇性原位摻雜外延法形成。延伸區(qū)位于柵極下方并與柵極介電質接觸。柵極介電質的材料以及其突出至柵極電極外的程度可以選擇，以使外延及其相關步驟不會引發(fā)柵極電極與源極/漏極延伸區(qū)間發(fā)生橋接而導致的短路。
文檔編號H01L29/51GK1670964SQ200410086769
公開日2005年9月21日 申請日期2004年11月1日 優(yōu)先權日2003年10月31日
發(fā)明者王志豪, 陳尚志, 王焱平, 邱顯光, 姚亮吉, 胡正明 申請人:臺灣積體電路制造股份有限公司