專利名稱：顯示器用存儲單元、像素結(jié)構(gòu)以及存儲單元的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲單元(memory cell)及其制造方法，且特別涉及一種能夠于玻璃基板上制作之金屬-氧化物-氮化物-氧化物-多晶硅形態(tài)(Metal-Oxide-Nitride-Oxide-Poly Silicon，MONOS)之存儲單元(memorycell)。
背景技術(shù)：
由于液晶顯示器與有機發(fā)光二極管顯示器具有輕、薄、短、小的優(yōu)點，因此在過去二十年中，逐漸成為攜帶用終端系統(tǒng)的顯示工具，尤其是扭轉(zhuǎn)向列型液晶顯示器(TN-LCD)、超扭轉(zhuǎn)向列型液晶顯示器(STN-LCD)、薄膜晶體管液晶顯示器(TFT-LCD)與有機發(fā)光二極管顯示器(OLED)，已成為人們不可或缺的日常用品。在一般常見的薄膜晶體管液晶顯示器中，其像素主要是由一個薄膜晶體管、儲存電容以及像素電極所構(gòu)成。寫入于各像素中的圖像數(shù)據(jù)會儲存于儲存電容中，且每個圖框時間(frame)都會被更新一次，因此這種架構(gòu)之薄膜晶體管液晶顯示器的功率消耗很高。
目前許多可攜式電子產(chǎn)品中，其液晶顯示器在大部分的時間是用來顯示靜態(tài)圖像(static image)，因此像素中所儲存的圖像數(shù)據(jù)沒有必要一直更新。在此情況下，若將存儲器(memory)，如靜態(tài)隨機存取存儲器(SRAM)或動態(tài)隨機存取存儲器(DRAM)埋設(shè)于各個像素中，將可大幅地降低液晶顯示器之功率消耗。
圖1為公知像素結(jié)構(gòu)的電路圖。請參照圖1，公知用以顯示靜態(tài)畫面的像素結(jié)構(gòu)100包括薄膜晶體管110、液晶電容120、存儲器控制電路130以及靜態(tài)隨機存取存儲器140。其中，薄膜晶體管110之柵極G與掃描線SL電連接，而薄膜晶體管110之源極S與數(shù)據(jù)線DL電連接，且薄膜晶體管110之漏極D與液晶電容120電連接。此外，薄膜晶體管110之漏極D可通過存儲器控制電路130與靜態(tài)隨機存取存儲器140電連接，以使得從數(shù)據(jù)線DL輸入至液晶電容120之圖像信號能夠通過存儲器控制電路130而儲存于靜態(tài)隨機存取存儲器140中。
在顯示靜態(tài)圖像的情況下，由于靜態(tài)隨機存取存儲器140可維持液晶電容120之電壓差，而不需持續(xù)作數(shù)據(jù)更新的動作，因此功率消耗可大幅降低。然而，一般的靜態(tài)隨機存取存儲器140是由四個薄膜晶體管T1所構(gòu)成，而存儲器控制電路130是由兩個薄膜晶體管T2所構(gòu)成，這些薄膜晶體管T1、T2將使得像素結(jié)構(gòu)100中的電路布局變得十分擁擠，且這些薄膜晶體管T1、T2對于像素結(jié)構(gòu)100的開口率(aperture ratio)會有嚴(yán)重的影響，因此像素結(jié)構(gòu)100通常只能應(yīng)用在反射式液晶顯示面板(reflectiveLCD panel)中，而無法應(yīng)用在穿透式液晶顯示面板(transmissive LCD panel)中。

發(fā)明內(nèi)容
鑒于上述情況，本發(fā)明的目的就是提供一種能夠整合于低溫多晶硅薄膜晶體管(LTPS-TFT)中之存儲單元。
本發(fā)明的另一目的就是提供一種功率消耗很低之像素結(jié)構(gòu)。
本發(fā)明的再一目的就是提供一種能夠與低溫多晶硅薄膜晶體管工藝(LTPS-TFT manufacturing process)整合之存儲單元的制造方法。
為達(dá)上述或其它目的，本發(fā)明提出一種存儲單元，此存儲單元適于設(shè)置于基板上，且此存儲單元包括島狀多晶硅層(poly-island)、第一介電層、阻陷層、第二介電層以及控制柵極。其中，島狀多晶硅層設(shè)置于基板上，且島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于源極摻雜區(qū)與漏極摻雜區(qū)之間的通道區(qū)。第一介電層設(shè)置于島狀多晶硅層上，阻陷層設(shè)置于第一介電層上，而第二介電層設(shè)置于阻陷層上，且控制柵極設(shè)置于第二介電層上。
為達(dá)上述或其它目的，本發(fā)明提出一種像素結(jié)構(gòu)，此像素結(jié)構(gòu)適于與掃描線以及數(shù)據(jù)線電連接，且此像素結(jié)構(gòu)包括主動元件、像素電極、控制電路以及一個或多個上述之存儲單元(如單一存儲單元或是存儲單元陣列)。其中，像素電極通過主動元件與掃描線以及數(shù)據(jù)線電連接，而存儲單元電連接于控制電路與像素電極之間。承上所述，主動元件例如為薄膜晶體管。另外，控制電路例如是由一個或是多個薄膜晶體管所構(gòu)成。
在本發(fā)明一實施例中，源極摻雜區(qū)與漏極摻雜區(qū)為N型摻雜區(qū)。
在本發(fā)明一實施例中，第一介電層之材質(zhì)可為二氧化硅，阻陷層之材質(zhì)可為氮化硅，而第二介電層之材質(zhì)可為二氧化硅。
在本發(fā)明一實施例中，控制柵極可位于通道區(qū)的上方。而在本發(fā)明另一實施例中，控制柵極可位于通道區(qū)、源極摻雜區(qū)之部分區(qū)域以及漏極摻雜區(qū)之部分區(qū)域的上方。
在本發(fā)明一實施例中，島狀多晶硅層可還包括位于通道區(qū)與漏極摻雜區(qū)之間的電荷誘發(fā)摻雜區(qū)(charge induced doped region)，且此電荷誘發(fā)摻雜區(qū)位于控制柵極下方。此外，電荷誘發(fā)摻雜區(qū)的寬度例如小于或等于通道區(qū)的寬度，且電荷誘發(fā)摻雜區(qū)例如為P型摻雜區(qū)。
在本發(fā)明一實施例中，存儲單元可還包括設(shè)置于基板與島狀多晶硅層之間的緩沖層。
在本發(fā)明一實施例中，存儲單元可還包括源極接觸金屬以及漏極接觸金屬，其中源極接觸金屬與源極摻雜區(qū)電連接，且漏極接觸金屬與漏極摻雜區(qū)電連接。
為達(dá)上述或其它目的，本發(fā)明提出一種存儲單元的制造方法，其包括下列步驟。首先，于基板上形成島狀多晶硅層，其中島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于源極摻雜區(qū)與漏極摻雜區(qū)之間的通道區(qū)。接著，于島狀多晶硅層上依次形成第一介電層、阻陷層以及第二介電層。之后，于第二介電層上形成控制柵極。
在本發(fā)明一實施例中，島狀多晶硅層的形成方法包括下列步驟。首先，于基板上形成非晶硅層，接著通過熱退火工藝使非晶硅層再結(jié)晶(re-crystallize)成多晶硅層。之后，圖案化多晶硅層，并對多晶硅層進(jìn)行摻雜，以形成源極摻雜區(qū)、漏極摻雜區(qū)以及通道區(qū)。承上所述，熱退火工藝?yán)缡菧?zhǔn)分子激光熱退火工藝(ELA process)；源極摻雜區(qū)與漏極摻雜區(qū)的形成方法例如是對多晶硅層進(jìn)行N型摻雜。
在本發(fā)明一實施例中，可進(jìn)一步于該通道區(qū)與漏極摻雜區(qū)之間形成電荷誘發(fā)摻雜區(qū)，其中電荷誘發(fā)摻雜區(qū)位于控制柵極下方。
在本發(fā)明一實施例中，電荷誘發(fā)摻雜區(qū)的形成方法例如是對多晶硅層進(jìn)行P型摻雜。
在本發(fā)明一實施例中，可進(jìn)一步于基板與島狀多晶硅層之間形成緩沖層。
在本發(fā)明一實施例中，亦可進(jìn)一步形成源極接觸金屬以及漏極接觸金屬，其中源極接觸金屬與源極摻雜區(qū)電連接，且漏極接觸金屬與漏極摻雜區(qū)電連接。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉本發(fā)明之較佳實施例，并配合附圖，作詳細(xì)說明如下。


圖1為公知像素結(jié)構(gòu)的電路圖。
圖2為本發(fā)明之像素結(jié)構(gòu)的電路圖。
圖3A與圖3B為本發(fā)明第一實施例中存儲單元的示意圖。
圖4A至圖4E為圖3A中之存儲單元的制作流程示意圖。
圖5A與圖5B為本發(fā)明第二實施例中存儲單元的示意圖。
圖6A至圖6E為圖5A中之存儲單元的制作流程示意圖。
圖7A、圖7B與圖7C為本發(fā)明第三實施例中存儲單元的示意圖。
圖8A至圖8E為圖7A中之存儲單元的制作流程示意圖。
圖9為本發(fā)明之存儲單元的ID-VG關(guān)系圖。
圖10為本發(fā)明之存儲單元在進(jìn)行“編程”與“抹除”時的能帶示意圖。
圖11為本發(fā)明之存儲單元的啟始電壓-編程/抹除時間關(guān)系圖。
圖12為本發(fā)明之存儲單元的啟始電壓-編程/抹除次數(shù)關(guān)系圖。
主要元件標(biāo)記說明100像素結(jié)構(gòu)110、T、T1、T2薄膜晶體管120液晶電容130存儲器控制電路140靜態(tài)隨機存取存儲器200像素結(jié)構(gòu)210主動元件220像素電極230控制電路232、234控制線240存儲單元300、300’、300”存儲單元310島狀多晶硅層312源極摻雜區(qū)域314漏極摻雜區(qū)域316通道區(qū)320第一介電層330阻陷層340第二介電層350控制柵極
360緩沖層370保護(hù)層380源極接觸金屬390漏極接觸金屬COM共用電極CLC液晶電容VCOM電壓VDATA圖像數(shù)據(jù)A基板C1、C2接觸窗SL掃描線DL資料線G柵極S源極D漏極具體實施方式
圖2為本發(fā)明之像素結(jié)構(gòu)的電路圖。請參照圖2，本發(fā)明之像素結(jié)構(gòu)200適于與掃描線SL以及數(shù)據(jù)線DL電連接，且像素結(jié)構(gòu)200包括主動元件210、像素電極220、控制電路230以及存儲單元240。其中，像素電極220通過主動元件210與掃描線SL以及數(shù)據(jù)線DL電連接，而存儲單元240電連接于控制電路230與像素電極220之間。在本發(fā)明中，主動元件210例如為薄膜晶體管，控制電路230例如是由一個或是多個薄膜晶體管T所構(gòu)成，而存儲單元240例如是單一存儲單元或是任何形態(tài)之存儲單元陣列(memory cell array)。
由圖2可知，與主動元件210電連接之像素電極220通常會設(shè)置于對向基板(如彩色濾光片)的下方，且液晶層會填充于像素電極220與共用電極COM之間，以使得像素電極220、耦接至電壓VCOM之共用電極COM以及二者之間的液晶層構(gòu)成液晶電容CLC。
同樣請參照圖2，除了薄膜晶體管T之外，控制電路230還包括控制線232與控制線234，其中控制線232與薄膜晶體管T的柵極電連接，控制線234與薄膜晶體管T的源極，而薄膜晶體管T的漏極則會與存儲單元240電連接。
由圖2可知，當(dāng)高電壓VGH施加于掃描線SL上時，主動元件210會呈現(xiàn)開啟的狀態(tài)，此時，圖像數(shù)據(jù)VDATA會經(jīng)由數(shù)據(jù)線DL與主動元件210寫至像素電極220上。在圖像數(shù)據(jù)VDATA寫至像素電極220的同時，通過控制線323、控制線324以及薄膜晶體管T的控制，存儲單元240會處于可被寫入的狀態(tài)，因此圖像數(shù)據(jù)VDATA亦會通過數(shù)據(jù)線而儲存于存儲單元240中。另一方面，當(dāng)像素結(jié)構(gòu)200用以顯示靜態(tài)圖像時，其像素電極220的電壓電平可通過存儲單元240內(nèi)所儲存的圖像數(shù)據(jù)VDATA來維持。換言之，通過控制線323、控制線324以及薄膜晶體管T的控制，像素電極220的電壓電平會與圖像數(shù)據(jù)VDATA相同，以避免圖像質(zhì)量劣化。如此一來，本發(fā)明便不需在每個圖框時間(frame by frame)都通過掃描線SL與數(shù)據(jù)線DL做數(shù)據(jù)更新。
本發(fā)明將舉出多種存儲單元，并以實施例進(jìn)行說明如下，由于本發(fā)明之存儲單元系將氧化物-氮化物-氧化物結(jié)構(gòu)(Oxide-Nitride-Oxide)整合于低溫多晶硅薄膜晶體管內(nèi)，因此本發(fā)明所舉出的多種存儲單元皆可與現(xiàn)有之低溫多晶硅薄膜晶體管的工藝整合。換言之，若施加于控制柵極之電壓不足以進(jìn)行“編程”或“抹除”時，下述之存儲單元結(jié)構(gòu)仍可用來當(dāng)作薄膜晶體管使用。
第一實施例圖3A與圖3B為本發(fā)明第一實施例中存儲單元的示意圖。請參照圖3A，本實施例之存儲單元300適于設(shè)置于基板A上，而基板A例如為玻璃基板或是其它透明基板。本實施例之存儲單元300包括島狀多晶硅層310、第一介電層320、阻陷層330、第二介電層340以及控制柵極350。其中，島狀多晶硅層310設(shè)置于基板A上，且島狀多晶硅層310包括源極摻雜區(qū)312、漏極摻雜區(qū)314以及位于源極摻雜區(qū)312與漏極摻雜區(qū)314之間的通道區(qū)316。第一介電層320設(shè)置于島狀多晶硅層310上，阻陷層330設(shè)置于第一介電層320上，而第二介電層340設(shè)置于阻陷層330上，且控制柵極350設(shè)置于第二介電層340上。以下將分別針對存儲單元300中的各個構(gòu)件進(jìn)行詳細(xì)之說明。
在本實施例中，島狀多晶硅層310中之源極摻雜區(qū)312以及漏極摻雜區(qū)314為摻雜濃度較高之N型摻雜區(qū)(N+)，而島狀多晶硅層310中之通道區(qū)316為摻雜濃度較低之N型摻雜區(qū)(N-)。
在本實施例中，第一介電層320可被視為電荷遂穿層(chargetunneling layer)，而第一介電層320之材質(zhì)例如是二氧化硅或其它能夠被電荷遂穿過之介電材料，且其厚度例如為150埃左右。阻陷層330可被視為電荷儲存層(charge storage layer)，而阻陷層330之材質(zhì)例如是氮化硅或是其它具有電荷阻陷能力之薄膜，且其厚度例如為250埃左右。此外，第二介電層340可被視為電荷阻擋層(chargeblocking layer)，而第二介電層340之材質(zhì)例如是二氧化硅或其它能夠防止電荷注入之介電材料，且其厚度例如為300埃左右。
如圖3A所示，為了避免基板A中的雜質(zhì)(impurities)擴散至島狀多晶硅層310中，本實施例之存儲單元300可還包括設(shè)置于基板A與島狀多晶硅層310之間的緩沖層360。為了有效地阻擋來自于基板A中的雜質(zhì)，緩沖層360可以是氮化硅薄膜或是其它具有雜質(zhì)阻障效果之薄膜。
請參照圖3，為了提高存儲單元300的元件信賴性，本實施例之存儲單元300可還包括保護(hù)層370，以覆蓋住島狀多晶硅層310、第一介電層320、阻陷層330、第二介電層340以及控制柵極350。承上所述，保護(hù)層370之材質(zhì)例如是氧化硅、氮化硅，或該等材質(zhì)之組合。
值得注意的是，為了能夠順利地施加電壓于極摻雜區(qū)312以及漏極摻雜區(qū)314，本實施例之存儲單元300可還包括源極接觸金屬380以及漏極接觸金屬390，其中源極接觸金屬380與源極摻雜區(qū)312電連接，且漏極接觸金屬390與漏極摻雜區(qū)316電連接。具體而言，第一介電層320、阻陷層330、第二介電層340以及保護(hù)層370中具有接觸窗C1與接觸窗C2。因此，源極接觸金屬380可通過接觸窗C1與源極摻雜區(qū)312電連接，而漏極接觸金屬390可通過接觸窗C2與漏極摻雜區(qū)316電連接。
由圖3A與圖3B可清楚得知，在本實施例之存儲單元300中，控制柵極350位于通道區(qū)316的上方，且控制柵極350未與源極摻雜區(qū)312以及漏極摻雜區(qū)316重疊(overlap)。換言之，本實施例之控制柵極350的寬度W1等于通道區(qū)316的長度L。
值得注意的是，上述之島狀多晶硅層310、第一介電層320、阻陷層330、第二介電層340以及控制柵極350已構(gòu)成了一個能夠操作之存儲單元(workable memory cell)，而緩沖層360、保護(hù)層370、源極接觸金屬380以及漏極接觸金屬390皆屬于選擇性之構(gòu)件，所屬技術(shù)領(lǐng)域的技術(shù)人員在參照本發(fā)明之內(nèi)容后，當(dāng)可作適當(dāng)?shù)脑鰟h與變動，但這些增刪與更動仍應(yīng)屬于本發(fā)明所涵蓋之范疇。
當(dāng)存儲單元300在進(jìn)行編程動作(program action)時，控制電極350會被施以一高電壓(如40伏特)，而具有高電壓的控制柵極350會牽引來自于通道區(qū)316中之電子(electron)，使電子隧穿過第一介電層320，進(jìn)而被阻陷于阻陷層330中。另一方面，當(dāng)存儲單元300在進(jìn)行抹除動作(erase action)時，控制電極350會被施以一低電壓(如-20伏特)，而具有低電壓的控制柵極350會通過斥力將電子從阻陷層330中推出，或是牽引來自于通道區(qū)316中之空穴(hole)，使空穴隧穿過第一介電層320，進(jìn)而與原先被阻陷于阻陷層330中的電子再結(jié)合(recombine)。
圖4A至圖4E為圖3A中之存儲單元的制作流程示意圖。請參照圖4A，提供基板A，并于基板A上形成非晶硅層310a。在本實施例中，非晶硅層310a例如是通過化學(xué)氣相沉積(CVD)來形成。值得注意的是，本實施例在形成非晶硅層310a之前，可選擇性地形成緩沖層(圖中未表示)，以阻擋來自于基板A之雜質(zhì)。
請參照圖4B，在形成非晶硅層310a之后，接著利用熱退火工藝(annealing process)使基板A上之非晶硅層310a熔融，并再結(jié)晶成多晶硅層310b。在本實施例中，熱退火工藝?yán)缡菧?zhǔn)分子激光熱退火工藝(excimer laser annealing process，ELA process)。
請參照圖4C，在形成多晶硅層310b之后，接著圖案化多晶硅層310b，并對圖案化之后的多晶硅層310b進(jìn)行摻雜，以形成具有源極摻雜區(qū)312、漏極摻雜區(qū)314以及通道區(qū)316之島狀多晶硅層310。
請參照圖4D，在形成島狀多晶硅層310之后，接著于島狀多晶硅層310上依次形成第一介電層320、阻陷層330以及第二介電層340。在本實施例中，第一介電層320、阻陷層330以及第二介電層340例如是通過化學(xué)氣相沉積來形成。
請參照圖4E，在形成第二介電層340之后，接著于該第二介電層340上形成控制柵極350。之后，圖案化第一介電層320、阻陷層330以及第二介電層340，以使部分的源極摻雜區(qū)312與漏極摻雜區(qū)314暴露出來。最后，在被暴露出之源極摻雜區(qū)312與漏極摻雜區(qū)314上分別形成源極接觸金屬380與漏極接觸金屬390。
值得注意的是，在圖案化第一介電層320、阻陷層330以及第二介電層340之前，本實施例可先形成保護(hù)層(圖中未表示)，以覆蓋住控制柵極350。
第二實施例圖5A與圖5B為本發(fā)明第二實施例中存儲單元的示意圖。請同時參照圖5A與圖5B，本實施例之存儲單元300’與第一實施例類似，但二者之主要差異在于本實施例之控制柵極350’是位于源極摻雜區(qū)312之部分區(qū)域漏極摻雜區(qū)314之部分區(qū)域以及通道區(qū)316的上方。換言之，本實施例之控制柵極350’的寬度W2會大于通道區(qū)316的長度L。
在本實施例之存儲單元300’，由于控制柵極350’會部分重疊于源極摻雜區(qū)312以及漏極摻雜區(qū)314上，且源極摻雜區(qū)312以及漏極摻雜區(qū)314中的摻質(zhì)(dopant)濃度較高于通道區(qū)316，因此與第一實施例相比較，本實施例之存儲單元300’具有較佳的編程與抹除能力。
圖6A至圖6E為圖5A中之存儲單元的制作流程示意圖。請參照圖6A至圖6E，本實施例之存儲單元300’的制作流程與第一實施例相似，但二者主要之差異在于本實施例所制作出的控制柵極350’(如圖6E所示)，其寬度W2會大于通道區(qū)316的長度L。
第三實施例圖7A、圖7B與圖7C為本發(fā)明第三實施例中存儲單元的示意圖。請同時參照圖7A、圖7B與圖7C，本實施例之存儲單元300”與第一實施例類似，但二者之主要差異在于本實施例之島狀多晶硅層310還包括位于通道區(qū)316與漏極摻雜區(qū)314之間的電荷誘發(fā)摻雜區(qū)318，且此電荷誘發(fā)摻雜區(qū)318位于控制柵極350’下方。
由圖7B與圖7C可知，電荷誘發(fā)摻雜區(qū)318的寬度W3小于通道區(qū)316的寬度W4(如圖7B所示)，或是等于通道區(qū)316的寬度W4(如圖7C所示)，且電荷誘發(fā)摻雜區(qū)318例如為P型摻雜區(qū)。值得注意的是，由于電荷誘發(fā)摻雜區(qū)318為P型摻雜區(qū)而漏極摻雜區(qū)314為N型摻雜區(qū)，因此電荷誘發(fā)摻雜區(qū)318與漏極摻雜區(qū)314之間的P-N接合(P-N junction)可使本實施例之存儲單元300”具有較佳的編程與抹除能力。
圖8A至圖8E為圖7A中之存儲單元的制作流程示意圖。請參照圖8A至圖8E，本實施例之存儲單元300”的制作流程與第二實施例相似，但二者主要之差異在于本實施例會進(jìn)一步于通道區(qū)316與漏極摻雜區(qū)314之間制作出電荷誘發(fā)摻雜區(qū)318(如圖8E所示)。
圖9至圖12分別為本發(fā)明之存儲單元的特性曲線。首先請參照圖9，其為本發(fā)明之存儲單元的ID-VG關(guān)系圖。在圖9中，本發(fā)明施加20伏特的電壓于控制柵極上以進(jìn)行編程的動作，而施加-40伏特的電壓于控制柵極上以進(jìn)行抹除的動作。由圖9中可清楚得知，在編程與抹除的過程中，次啟始擺動(sub-threathold swing)是維持不變的，因此可推論存儲單元的啟始電壓偏移(threathold voltage shift)是因為電荷被阻陷于阻陷層中所導(dǎo)致，而不是因為存儲單元劣化所導(dǎo)致。
圖10為本發(fā)明之存儲單元在進(jìn)行“編程”“抹除”時的能帶示意圖。請參照圖10，當(dāng)存儲單元在進(jìn)行“編程”動作時，來自于島狀多晶硅層310的電子會隧穿過第一介電層320，并且被阻陷于阻陷層330中。當(dāng)存儲單元在進(jìn)行“抹除”動作時，被阻陷于阻陷層330中之電子會被推出，或是來自于通道區(qū)316中之空穴會隧穿過第一介電層320，而與原先被阻陷于阻陷層330中的電子再結(jié)合(recombine)。值得留意的是，第二介電層340可有效地防止來自于控制柵極350的電荷注入阻陷層330中。
圖11為本發(fā)明之存儲單元的啟始電壓-編程/抹除時間關(guān)系圖。請參照圖11，當(dāng)本發(fā)明分別施加20伏特以及-40伏特的電壓于控制柵極上，且所施加電壓持續(xù)的時間為0.01秒時，啟始電壓裕度(threathold voltage window)約為1.5伏特，而此電壓差異(1.5伏特)足以用來定義邏輯存儲電路(logic memory circuit)的“0”與“1”。
圖12為本發(fā)明之存儲單元的啟始電壓-編程/抹除次數(shù)關(guān)系圖。請參照圖12，當(dāng)本發(fā)明分別施加20伏特以及-40伏特的電壓于控制柵極上(所施加電壓持續(xù)的時間為0.01秒)以進(jìn)行“編程”與“抹除”的動作，并重復(fù)10000次的編程/抹除之后，啟始電壓裕度仍可維持在1.5伏特左右。
綜上所述，在本發(fā)明至少具有下列優(yōu)點1.本發(fā)明可整合于低溫多晶硅液晶顯示面板的工藝中，以制作出具有嵌入式存儲單元(embedded memory cell)之像素結(jié)構(gòu)。
2.本發(fā)明之存儲單元可有應(yīng)用于穿透式、反射式與半穿透半反射式之低溫多晶硅液晶顯示面板中，不會有開口率低落的問題。
3.本發(fā)明可大幅減少像素結(jié)構(gòu)中所需的薄膜晶體管數(shù)量，以進(jìn)一步改善面板的開口率。
4.本發(fā)明之像素結(jié)構(gòu)適于顯示靜態(tài)圖像，且在顯示靜態(tài)圖像期間，其功率消耗很低。
雖然本發(fā)明已以較佳實施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與改進(jìn)，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種存儲單元，適于設(shè)置于基板上，其特征是該存儲單元包括島狀多晶硅層(poly-island)，設(shè)置于該基板上，其中該島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的通道區(qū)；第一介電層，設(shè)置于該島狀多晶硅層上；阻陷層，設(shè)置于該第一介電層上；第二介電層，設(shè)置于該阻陷層上；以及控制柵極，設(shè)置于該第二介電層上。
2.根據(jù)權(quán)利要求1所述之存儲單元，其特征是該源極摻雜區(qū)與該漏極摻雜區(qū)為N型摻雜區(qū)。
3.根據(jù)權(quán)利要求1所述之存儲單元，其特征是該第一介電層之材質(zhì)為二氧化硅，該阻陷層之材質(zhì)為氮化硅，而該第二介電層之材質(zhì)為二氧化硅。
4.根據(jù)權(quán)利要求1所述之存儲單元，其特征是該控制柵極位于該通道區(qū)的上方。
5.根據(jù)權(quán)利要求1所述之存儲單元，其特征是該控制柵極位于該通道區(qū)、該源極摻雜區(qū)之部分區(qū)域以及該漏極摻雜區(qū)之部分區(qū)域的上方。
6.根據(jù)權(quán)利要求1所述之存儲單元，其特征是該島狀多晶硅層還包括位于該通道區(qū)與該漏極摻雜區(qū)之間的電荷誘發(fā)摻雜區(qū)，且該電荷誘發(fā)摻雜區(qū)位于該控制柵極下方。
7.根據(jù)權(quán)利要求6所述之存儲單元，其特征是該電荷誘發(fā)摻雜區(qū)的寬度小于或等于該通道區(qū)的寬度。
8.根據(jù)權(quán)利要求6所述之存儲單元，其特征是該電荷誘發(fā)摻雜區(qū)為P型摻雜區(qū)。
9.根據(jù)權(quán)利要求1所述之存儲單元，其特征是還包括緩沖層，設(shè)置于該基板與該島狀多晶硅層之間。
10.根據(jù)權(quán)利要求1所述之存儲單元，其特征是還包括源極接觸金屬，與該源極摻雜區(qū)電連接；以及漏極接觸金屬，與該漏極摻雜區(qū)電連接。
11.一種像素結(jié)構(gòu)，適于與掃描線以及數(shù)據(jù)線電連接，其特征是該像素結(jié)構(gòu)包括主動元件；像素電極，通過該主動元件與該掃描線以及該數(shù)據(jù)線電連接；控制電路；存儲單元，電連接于該控制電路與該像素電極之間，其中該存儲單元包括島狀多晶硅層，設(shè)置于該基板上，其中該島狀多晶硅包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的通道區(qū)；第一介電層，設(shè)置于該島狀多晶硅層上；阻陷層，設(shè)置于該第一介電層上；第二介電層，設(shè)置于該阻陷層上；以及控制柵極，設(shè)置于該第二介電層上。
12.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是該主動元件包括薄膜晶體管。
13.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是該控制電路包括薄膜晶體管。
14.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是該源極摻雜區(qū)與該漏極摻雜區(qū)為N型摻雜區(qū)。
15.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是該第一介電層之材質(zhì)為二氧化硅，該阻陷層之材質(zhì)為氮化硅，而該第二介電層之材質(zhì)為二氧化硅。
16.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是該控制柵極位于該通道區(qū)的上方。
17.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是該控制柵極位于該通道區(qū)、該源極摻雜區(qū)之部分區(qū)域以及該漏極摻雜區(qū)之部分區(qū)域的上方。
18.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是該島狀多晶硅層還包括位于該通道區(qū)與該漏極摻雜區(qū)之間的電荷誘發(fā)摻雜區(qū)，且該電荷誘發(fā)摻雜區(qū)位于該控制柵極下方。
19.根據(jù)權(quán)利要求18所述之像素結(jié)構(gòu)，其特征是該電荷誘發(fā)摻雜區(qū)的寬度小于或等于該通道區(qū)的寬度。
20.根據(jù)權(quán)利要求18所述之像素結(jié)構(gòu)，其特征是該電荷誘發(fā)摻雜區(qū)為P型摻雜區(qū)。
21.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是還包括緩沖層，設(shè)置于該基板與該島狀多晶硅層之間。
22.根據(jù)權(quán)利要求11所述之像素結(jié)構(gòu)，其特征是還包括源極接觸金屬，與該源極摻雜區(qū)電連接；以及漏極接觸金屬，與該漏極摻雜區(qū)電連接。
23.一種存儲單元的制造方法，其特征是包括于基板上形成島狀多晶硅層，其中該島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的通道區(qū)；于該島狀多晶硅層上依次形成第一介電層、阻陷層以及第二介電層；以及于該第二介電層上形成控制柵極。
24.根據(jù)權(quán)利要求23所述之存儲單元的制造方法，其特征是該島狀多晶硅層的形成方法包括于該基板上形成非晶硅層；通過熱退火工藝使該非晶硅層再結(jié)晶成多晶硅層；圖案化該多晶硅層；以及對該多晶硅層進(jìn)行摻雜，以形成該源極摻雜區(qū)、該漏極摻雜區(qū)以及該通道區(qū)。
25.根據(jù)權(quán)利要求24所述之存儲單元的制造方法，其特征是該熱退火工藝包括準(zhǔn)分子激光熱退火工藝(ELA process)。
26.根據(jù)權(quán)利要求24所述之存儲單元的制造方法，其特征是該源極摻雜區(qū)與該漏極摻雜區(qū)的形成方法包括對該多晶硅層進(jìn)行N型摻雜。
27.根據(jù)權(quán)利要求24所述之存儲單元的制造方法，其特征是還包括于該通道區(qū)與該漏極摻雜區(qū)之間形成電荷誘發(fā)摻雜區(qū)，其中該電荷誘發(fā)摻雜區(qū)位于該控制柵極下方。
28.根據(jù)權(quán)利要求27所述之存儲單元的制造方法，其特征是該電荷誘發(fā)摻雜區(qū)的形成方法包括對該多晶硅層進(jìn)行P型摻雜。
29.根據(jù)權(quán)利要求23所述之存儲單元的制造方法，其特征是還包括于該基板與該島狀多晶硅層之間形成緩沖層。
30.根據(jù)權(quán)利要求23所述之存儲單元的制造方法，其特征是還包括形成源極接觸金屬以及漏極接觸金屬，其中該源極接觸金屬與該源極摻雜區(qū)電連接，且該漏極接觸金屬與該漏極摻雜區(qū)電連接。
全文摘要
一種存儲單元，此存儲單元適于設(shè)置于基板上，且此存儲單元包括島狀多晶硅層、第一介電層、阻陷層、第二介電層以及控制柵極。其中，島狀多晶硅層設(shè)置于基板上，且島狀多晶硅包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于源極摻雜區(qū)與漏極摻雜區(qū)之間的通道區(qū)。第一介電層設(shè)置于島狀多晶硅層上，阻陷層設(shè)置于第一介電層上，而第二介電層設(shè)置于阻陷層上，且控制柵極設(shè)置于第二介電層上。上述之存儲單元可整合在低溫多晶硅液晶顯示面板或有機發(fā)光二極管顯示面板的制作中。
文檔編號H01L21/02GK1953207SQ20051010954
公開日2007年4月25日 申請日期2005年10月21日 優(yōu)先權(quán)日2005年10月21日
發(fā)明者陳宏澤, 陳麒麟, 陳昱丞, 陳紀(jì)文, 張鼎張 申請人:財團(tuán)法人工業(yè)技術(shù)研究院