專利名稱：一種形成雙應力層氮化硅薄膜的方法
技術領域：
本發(fā)明涉及半導體集成電路制造領域，且特別涉及一種形成雙應力層氮化硅薄膜的方法。
背景技術：
隨著集成電路特征線寬縮小到90nm以下，人們逐漸引入了高應力氮化硅技術來提高載流子的電遷移率。通過在N/PM0S上面沉積高拉和高壓應力氮化硅作為通孔刻蝕停止層(Contact Etch Stop Layer, CESL)。尤其是在65nm制程以下，為了同時提高N/PMOS的電遷移率，有時需要同時沉積高拉和高壓應力氮化硅于不同的MOS上，而若NMOS之上有壓應力層薄膜或者PMOS之上有拉應力薄膜時，都會對N/PM0S的電遷移率產(chǎn)生不利的影響。因此需要對N/PM0S進行選擇性的蝕刻，通常，為了蝕刻徹底，需要分別在兩次高應力氮化硅沉積之前預先沉積二氧化硅緩沖層做為高應力氮化硅的蝕刻阻擋層，并且會最終保留在半導體的結構之中。雖然這兩層二氧化硅緩沖層薄膜厚度較薄，并且應力也相對較小，但是由于這兩層薄膜離柵極最近，對于N/PM0S的電遷移率也是有一定的影響的。因此，需要對該方法進行改善，盡可能的去除這兩層薄膜對N/PM0S不利的影響。
發(fā)明內容
本發(fā)明提出一種形成雙應力層氮化硅薄膜的方法，采用本方法所制備的N/PM0S，與現(xiàn)有技術相比，能夠更加進一步的提高N/PM0S的性能。為了達到上述目的，本發(fā)明提出一種形成雙應力層氮化硅薄膜的方法，所述方法包括下列步驟提供具有N/PM0S晶體管的襯底；在所述結構上沉積氧化硅緩沖層；在所述結構上沉積具有高拉應力的第一氮化娃應力層；對PMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第一氮化硅應力層和氧化硅緩沖層；在所述結構上沉積具有高壓應力的第二氮化硅應力層；對NMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第二氮化硅應力層。進一步的，所述沉積氧化硅緩沖層的厚度為50-300A。進一步的，所述沉積氧化硅緩沖層的應力范圍在50_500MPa之間。進一步的，所述沉積第一氮化硅應力層和第二氮化硅應力層的厚度為100-800A。進一步的，所述沉積第一氮化硅應力層和第二氮化硅應力層的應力范圍在500-2000MPa 之間。進一步的，所述第一氮化硅應力層包括不摻雜的氮化硅部分和摻雜一定雜質元素的氮化硅部分。
進一步的，所述摻雜一定雜質元素的氮化硅部分厚度在10-100A之間。
進一步的，所述雜質元素為F、B、P元素。本發(fā)明提出一種形成雙應力層氮化硅薄膜的方法，將高拉應力氮化硅層的沉積分為兩部分，其中最后一部 分在沉積過程中摻入一定的雜質，具有摻雜層的高拉力氮化硅層可以替代二氧化硅緩沖層，從而不需要額外的沉積步驟。與現(xiàn)有技術相比，優(yōu)化了工藝，減少了成本，同時由于在NMOS區(qū)域上面不會有二氧化硅緩沖層對柵極的影響，采用該方法制備的雙應力層，能夠提高N/PM0S的電遷移率，從而改善器件性能。
圖I所示為本發(fā)明較佳實施例的形成雙應力層氮化硅薄膜的方法流程圖。圖2 圖6所示為本發(fā)明較佳實施例的形成雙應力層氮化硅薄膜的結構示意圖。
具體實施例方式為了更了解本發(fā)明的技術內容，特舉具體實施例并配合所附圖式說明如下。請參考圖1，圖I所示為本發(fā)明較佳實施例的形成雙應力層氮化硅薄膜的方法流程圖。本發(fā)明提出一種形成雙應力層氮化硅薄膜的方法，所述方法包括下列步驟步驟SlOO :提供具有N/PM0S晶體管的襯底；步驟S200 :在所述結構上沉積氧化硅緩沖層；步驟S300 :在所述結構上沉積具有高拉應力的第一氮化硅應力層；步驟S400 :對PMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第一氮化硅應力層和氧化硅緩沖層；步驟S500 :在所述結構上沉積具有高壓應力的第二氮化硅應力層；步驟S600 :對NMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第二氮化硅應力層。再請參考圖2 圖6，圖2 圖6所示為本發(fā)明較佳實施例的形成雙應力層氮化硅薄膜的結構示意圖。如圖2所示，本發(fā)明提供具有NMOS和PMOS晶體管的襯底，并在所述結構上沉積具有氧化硅緩沖層100和具有高拉應力的第一氮化硅應力層200，所述沉積氧化硅緩沖層100的厚度為50-300A，所述沉積第一氮化硅應力層200的厚度為100-800A，所述沉積氧化硅緩沖層100的應力范圍在50-500MPa之間，所述沉積第一氮化硅應力層200的應力范圍在500-2000MPa之間。所述第一氮化硅應力層200包括不摻雜的氮化硅部分和摻雜一定雜質元素的氮化硅部分，所述摻雜一定雜質元素的氮化硅部分厚度在10-100A之間，進一步的，所述雜質元素為F、B、P元素。具有高拉應力的摻雜氮化硅薄膜，其可以取代第二次二氧化硅緩沖層薄膜，由于該薄膜具有元素摻雜，使得其在選擇性蝕刻過程中很容易控制，而不需要額外的二氧化硅阻擋層。再請參考圖3，在NMOS區(qū)域上方的結構上設置第一掩模300，并對PMOS區(qū)域進行光刻以及蝕刻，依次去除該區(qū)域的第一氮化硅應力層200和氧化硅緩沖層100。請參考圖4，接著在所述結構上沉積具有高壓應力的第二氮化硅應力層400，所述沉積第二氮化硅應力層400的厚度為100-800A，所述沉積第二氮化硅應力層400的應力范圍在500-2000MPa之間。請參考圖5，在PMOS區(qū)域上方的結構上設置第二掩模500，并對NMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第二氮化硅應力層400，最終形成如圖6所示的雙應力層氮化硅薄膜結構。
綜上所述，本發(fā)明提出一種形成雙應力層氮化硅薄膜的方法，將高拉應力氮化硅層的沉積分為兩部分，其中最后一部分在沉積過程中摻入一定的雜質，具有摻雜層的高拉力氮化硅層可以替代二氧化硅緩沖層，從而不需要額外的沉積步驟。與現(xiàn)有技術相比，優(yōu)化了工藝，減少了成本，同時由于在NMOS區(qū)域上面不會有二氧化硅緩沖層對柵極的影響，采用該方法制備的雙應力層，能夠提高N/PM0S的電遷移率，從而改善器件性能。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視權利要求書所界定者為準。
權利要求
1.一種形成雙應力層氮化硅薄膜的方法，其特征在于，所述方法包括下列步驟 提供具有N/PMOS晶體管的襯底； 在所述結構上沉積氧化硅緩沖層； 在所述結構上沉積具有高拉應力的第一氮化硅應力層；對PMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第一氮化硅應力層和氧化硅緩沖層； 在所述結構上沉積具有高壓應力的第二氮化硅應力層； 對NMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第二氮化硅應力層。
2.根據(jù)權利要求I所述的形成雙應力層氮化硅薄膜的方法，其特征在于，所述沉積氧化硅緩沖層的厚度為50-300A。
3.根據(jù)權利要求I所述的形成雙應力層氮化硅薄膜的方法，其特征在于，所述沉積氧化硅緩沖層的應力范圍在50-500MPa之間。
4.根據(jù)權利要求I所述的形成雙應力層氮化硅薄膜的方法，其特征在于，所述沉積第一氮化硅應力層和第二氮化硅應力層的厚度為100-800A。
5.根據(jù)權利要求I所述的形成雙應力層氮化硅薄膜的方法，其特征在于，所述沉積第一氮化硅應力層和第二氮化硅應力層的應力范圍在500-2000MPa之間。
6.根據(jù)權利要求I所述的形成雙應力層氮化硅薄膜的方法，其特征在于，所述第一氮化娃應力層包括不摻雜的氮化娃部分和摻雜一定雜質兀素的氮化娃部分。
7.根據(jù)權利要求6所述的形成雙應力層氮化硅薄膜的方法，其特征在于，所述摻雜一定雜質元素的氮化硅部分厚度在10-100A之間。
8.根據(jù)權利要求6所述的形成雙應力層氮化硅薄膜的方法，其特征在于，所述雜質元素為F、B、P元素。
全文摘要
本發(fā)明提出一種形成雙應力層氮化硅薄膜的方法，所述方法包括下列步驟提供具有N/PMOS晶體管的襯底；在所述結構上沉積氧化硅緩沖層；在所述結構上沉積具有高拉應力的第一氮化硅應力層；對PMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第一氮化硅應力層和氧化硅緩沖層；在所述結構上沉積具有高壓應力的第二氮化硅應力層；對NMOS區(qū)域進行光刻以及蝕刻，去除該區(qū)域的第二氮化硅應力層。采用該方法制備的雙應力層，優(yōu)化了工藝，減少了成本，同時由于在NMOS區(qū)域上面不會有二氧化硅緩沖層對柵極的影響，采用該方法制備的雙應力層，能夠提高N/PMOS的電遷移率，從而改善器件性能。
文檔編號H01L21/318GK102623333SQ20121011414
公開日2012年8月1日 申請日期2012年4月17日 優(yōu)先權日2012年4月17日
發(fā)明者徐強 申請人:上海華力微電子有限公司