高擊穿電壓半導(dǎo)體器件的制作方法
【專利摘要】半導(dǎo)體區(qū)域在平行pn層中交替排列，在所述平行pn層中，n型區(qū)和p型區(qū)沿與半導(dǎo)體基板的主面平行的方向交替排列。邊緣終止區(qū)中的第二平行pn層（微細(xì)SJ單元（12E））的n漂移區(qū)（12c）與p分隔區(qū)（12d）之間的間距是活性區(qū)域中的第一平行pn層（主SJ單元（12））的n漂移區(qū)（12a）與p分隔區(qū)（12b）之間的間距的三分之二。在俯視下具有矩形形狀的半導(dǎo)體基板的四個(gè)角上的主SJ單元（12）與微細(xì)SJ單元（12E）之間的邊界上，主SJ單元（12）的兩個(gè)間距的端部與微細(xì)SJ單元（12E）的三個(gè)間距的端部相對(duì)。由此，能減小工藝偏差的影響，并能減少微細(xì)SJ單元（12E）的n漂移區(qū)（12c）與p分隔區(qū)（12d）之間的相互擴(kuò)散。
【專利說明】高擊穿電壓半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種如MOS (金屬氧化物半導(dǎo)體)場(chǎng)效應(yīng)晶體管那樣的高擊穿電壓半導(dǎo)體器件，特別涉及一種縱向高擊穿電壓半導(dǎo)體器件，所述縱向高擊穿電壓半導(dǎo)體器件具有超結(jié)結(jié)構(gòu)，主電流在半導(dǎo)體基板的兩個(gè)主面之間流動(dòng)。
【背景技術(shù)】
[0002]在通常的縱向MOSFET (金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)中，在導(dǎo)通狀態(tài)下，高電阻率的rT漂移層具有使漂移電流沿縱向(基板的深度方向)流動(dòng)的功能。因此，當(dāng)rT漂移層的電流路徑縮短時(shí)，即，當(dāng)n_漂移層的厚度減小時(shí)，漂移電阻減小，從而會(huì)顯著降低MOSFET的導(dǎo)通電阻。
[0003]在截止?fàn)顟B(tài)下，高電阻率的n_漂移層被耗盡以維持較高的擊穿電壓。因此，當(dāng)高電阻率的n_漂移層的厚度過薄時(shí)，擊穿電壓會(huì)降低，自p基區(qū)與n_漂移層之間的pn結(jié)擴(kuò)展的耗盡層會(huì)以較低的施加電壓到達(dá)漏電極。當(dāng)高電阻率的n_漂移層的厚度較厚時(shí)，達(dá)到硅
(Si)的臨界電場(chǎng)強(qiáng)度的反相偏壓升高。因此，能獲得一種高擊穿電壓半導(dǎo)體器件。
[0004]然而，當(dāng)高電阻率的n_漂移層的厚度過厚時(shí)，導(dǎo)通電阻會(huì)增大，從而會(huì)導(dǎo)致功耗增力口。這樣，在縱向MOSFET中，由于特定導(dǎo)通電阻與擊穿電壓之間存在折衷關(guān)系，因此，一般難以同時(shí)提高特定導(dǎo)通電阻和擊穿電壓的特性。
[0005]作為同時(shí)提高相互間具有折衷關(guān)系的多個(gè)半導(dǎo)體特性的器件，已知一種具有超結(jié)(以下稱為SJ)結(jié)構(gòu)的超結(jié)半導(dǎo)體器件，在所述超結(jié)結(jié)構(gòu)中，P型區(qū)和n型區(qū)在漂移層上互相交替排列。在將SJ結(jié)構(gòu)運(yùn)用于縱向高擊穿電壓半導(dǎo)體器件時(shí)，沿基板深度方向擴(kuò)展并具有較小寬度的P型區(qū)和n型區(qū)在n_漂移層上沿與基板主面平行的方向交替排列(以下稱為平燈pn層)。
[0006]在包括多個(gè)p型區(qū)和n型區(qū)的平行pn層中，即使在每個(gè)p型區(qū)和n型區(qū)都是高雜質(zhì)濃度的區(qū)域的情況下，在截止?fàn)顟B(tài)下以較低的施加電壓從平行pn層中的所有區(qū)域之間的pn結(jié)擴(kuò)展的耗盡層具有小到會(huì)使兩個(gè)區(qū)域都快速耗盡的寬度。因此，已知平行pn層具有能同時(shí)改善低導(dǎo)通電阻和高擊穿電壓的結(jié)構(gòu)。然而，為了在實(shí)踐中使用SJ結(jié)構(gòu)來獲得高擊穿電壓，重要的是控制P型區(qū)和n型區(qū)的雜質(zhì)量以盡可能使它們相等。
[0007]另外，主電流流經(jīng)的活性區(qū)域的n_漂移層中形成有SJ結(jié)構(gòu)的縱向MOSFET中，需要使包圍活性區(qū)域的邊緣終止區(qū)的結(jié)構(gòu)與一般的功率MOSFET不同。即，為了增大具有SJ結(jié)構(gòu)的MOSFET的擊穿電壓，需要進(jìn)行恰當(dāng)設(shè)計(jì)來維持高擊穿電壓的邊緣終止區(qū)。一般而言，邊緣終止區(qū)需要維持高于活性區(qū)域的擊穿電壓。因此，在邊緣終止區(qū)中形成SJ結(jié)構(gòu)。在邊緣終止區(qū)中，當(dāng)n型區(qū)中的雜質(zhì)量不等于p型區(qū)中的雜質(zhì)量時(shí)，邊緣終止區(qū)的擊穿電壓會(huì)下降，從而會(huì)導(dǎo)致高擊穿電壓半導(dǎo)體器件的擊穿電壓下降。
[0008]為了解決上述問題，已知以下結(jié)構(gòu):即，使邊緣終止區(qū)的平行pn層中的雜質(zhì)量為活性區(qū)域的平行pn層中的雜質(zhì)量的一半(例如，參見下面的專利文獻(xiàn)I和專利文獻(xiàn)2)。
現(xiàn)有技術(shù)文獻(xiàn) 專利文獻(xiàn)
[0009]專利文獻(xiàn)I JP2000-277726A 專利文獻(xiàn) 2 JP2003-224273A

【發(fā)明內(nèi)容】

本發(fā)明要解決的問題
[0010]如專利文獻(xiàn)I和專利文獻(xiàn)2中所示，為了將邊緣終止區(qū)的平行pn層中的雜質(zhì)量設(shè)為活性區(qū)域的平行pn層中的雜質(zhì)量的一半，可以使注入邊緣終止區(qū)的雜質(zhì)離子劑量為注入活性區(qū)域的雜質(zhì)離子劑量的一半，或者也可以使活性區(qū)域中在掩模上所形成的用于注入雜質(zhì)離子的開口的寬度為邊緣終止區(qū)中在掩模上所形成的用于注入雜質(zhì)離子的開口的寬度的一半。例如，作為將注入邊緣終止區(qū)的雜質(zhì)離子的劑量設(shè)為注入活性區(qū)域的雜質(zhì)離子的劑量的一半的詳細(xì)方法，提出有以下方法:即，分次實(shí)施雜質(zhì)離子注入，雜質(zhì)離子注入邊緣終止區(qū)的次數(shù)比雜質(zhì)離子注入活性區(qū)域的次數(shù)要少。然而，在這種情況下，生產(chǎn)效率會(huì)下降，成本會(huì)上升。
[0011]僅通過改變掩模上的開口的寬度，就能容易地實(shí)施將活性區(qū)域中在掩模上所形成的用于注入雜質(zhì)離子的開口的寬度設(shè)為邊緣終止區(qū)中在掩模上所形成的用于注入雜質(zhì)離子的開口的寬度的一半的方法。然而，需要通過微加工工藝來將活性區(qū)域中在掩模上所形成的開口的寬度設(shè)為邊緣終止區(qū)中在掩模上所形成的開口的寬度的一半。因此，實(shí)際上，邊緣終止區(qū)中的平行pn層很容易受到工藝偏差的影響。另外，平行pn層中的p型區(qū)與n型區(qū)之間的寬度或間距的減小有助于改善擊穿電壓，但P型區(qū)中的P型雜質(zhì)與n型區(qū)中的n型雜質(zhì)之間的擴(kuò)散(以下稱為相互擴(kuò)散)會(huì)增加。其結(jié)果是，雜質(zhì)濃度偏差有可能會(huì)增大，或者可能無法形成平行pn層。
[0012]為了解決上述現(xiàn)有技術(shù)的問題，本發(fā)明提供一種高擊穿電壓半導(dǎo)體器件，該高擊穿電壓半導(dǎo)體器件能減小工藝偏差的影響，并能減少形成邊緣終止區(qū)的第二平行Pn層的p型區(qū)與n型區(qū)之間的相互擴(kuò)散。此外，為了解決上述現(xiàn)有技術(shù)的問題，本發(fā)明的目的在于提供一種具有易于布局的超結(jié)的高擊穿電壓半導(dǎo)體器件。
解決問題的手段
[0013]為了解決上述問題并實(shí)現(xiàn)本發(fā)明的目的，根據(jù)本發(fā)明的高擊穿電壓半導(dǎo)體器件包括平行Pn層，該平行pn層用作為漂移層，包括第一導(dǎo)電型半導(dǎo)體區(qū)域和第二導(dǎo)電型半導(dǎo)體區(qū)域，所述第一導(dǎo)電型半導(dǎo)體區(qū)域和第二導(dǎo)電型半導(dǎo)體區(qū)域沿垂直于半導(dǎo)體基板的一個(gè)主面的方向具有縱向形狀，并沿與所述半導(dǎo)體基板的主面平行的方向彼此交替相鄰，所述半導(dǎo)體基板為第一導(dǎo)電型并具有較高的雜質(zhì)濃度。在導(dǎo)通狀態(tài)下，電流流過所述平行pn層，在截止?fàn)顟B(tài)下，所述平行Pn層被耗盡以維持反向阻斷電壓。所述高擊穿電壓半導(dǎo)體器件的特征如下。所述平行pn層包括第一平行pn層和第二平行pn層，所述第一平行pn層形成在用作為主電流路徑的活性區(qū)域中，所述第二平行pn層形成在包圍所述活性區(qū)域的邊緣終止區(qū)中。所述平行pn層中的相鄰數(shù)是偶數(shù)。在所述第二平行pn層中彼此相鄰的所述第一導(dǎo)電型半導(dǎo)體區(qū)域與所述第二導(dǎo)電型半導(dǎo)體區(qū)域之間的間距是在所述第一平行pn層中彼此相鄰的所述第一導(dǎo)電型半導(dǎo)體區(qū)域與所述第二導(dǎo)電型半導(dǎo)體區(qū)域之間的間距的三分之二。在俯視下具有矩形形狀的所述半導(dǎo)體基板的四個(gè)角上的所述第一平行Pn層和所述第二平行Pn層之間的邊界、與所述第一平行pn層的兩個(gè)相鄰端部及所述第二平行pn層的三個(gè)相鄰端部相對(duì)。
[0014]根據(jù)本發(fā)明的高擊穿電壓半導(dǎo)體器件還包括低濃度第一導(dǎo)電型半導(dǎo)體區(qū)域，所述低濃度第一導(dǎo)電型半導(dǎo)體區(qū)域形成于所述第二平行Pn層的表面，具有比所述第一平行pn層的所述第一導(dǎo)電型半導(dǎo)體區(qū)域要低的雜質(zhì)濃度。
[0015]在本發(fā)明所涉及的高擊穿電壓半導(dǎo)體器件中，所述第一平行pn層具有條狀平面布局，所述條狀平面布局中，所述第一平行pn層在與所述第一導(dǎo)電型半導(dǎo)體區(qū)域和所述第二導(dǎo)電型半導(dǎo)體區(qū)域交替排列的方向垂直的方向上延伸。
[0016]在本發(fā)明所涉及的高擊穿電壓半導(dǎo)體器件中，對(duì)于每一偶數(shù)間距，使位于所述半導(dǎo)體基板的四個(gè)角的所述第一平行pn層的端部的長(zhǎng)度發(fā)生變化，從而在所述活性區(qū)域外周的、所述邊緣終止區(qū)的四個(gè)角附近的部分上形成彎曲部，所述第二平行pn層的最內(nèi)側(cè)端部具有與所述彎曲部相對(duì)應(yīng)的長(zhǎng)度，并與所述半導(dǎo)體基板的主面平行地朝所述半導(dǎo)體基板的內(nèi)側(cè)延伸。
[0017]在本發(fā)明所涉及的高擊穿電壓半導(dǎo)體器件中，所述第一平行pn層具有平面布局，所述平面布局中，將所述第二導(dǎo)電型半導(dǎo)體區(qū)域在所述第一導(dǎo)電型半導(dǎo)體區(qū)域中配置成矩陣形。
[0018]在本發(fā)明所涉及的高擊穿電壓半導(dǎo)體器件中，所述平行pn層中的半導(dǎo)體區(qū)域不包括用于獲得電荷平衡的過渡部。所謂電荷平衡是指，所述平行Pn層中的所述第一導(dǎo)電型半導(dǎo)體區(qū)域與所述第二導(dǎo)電型半導(dǎo)體區(qū)域中的雜質(zhì)量互相相等。
[0019]根據(jù)本發(fā)明，由于所述邊緣終止區(qū)中的所述第二平行pn層之間的間距是所述活性區(qū)域中的所述第一平行pn層之間的間距的三分之二，因此，與現(xiàn)有技術(shù)中的SJ結(jié)構(gòu)相t匕，能減小工藝偏差，并能減少所述平行pn層中的所述第一導(dǎo)電型半導(dǎo)體區(qū)域與所述第二導(dǎo)電型半導(dǎo)體區(qū)域之間的相互擴(kuò)散。另外，根據(jù)本發(fā)明，由于所述平行pn層中的所述半導(dǎo)體區(qū)域不包括用于獲得電荷平衡的過渡部，因此，漂移層在截止?fàn)顟B(tài)時(shí)在最低的擊穿電壓下被耗盡。因此，容易獲得最高的擊穿電壓。
發(fā)明效果
[0020]根據(jù)本發(fā)明的高擊穿電壓半導(dǎo)體器件，能減小工藝偏差的影響，并能減少在邊緣終止區(qū)中形成第二平行pn層的P型區(qū)與n型區(qū)之間的相互擴(kuò)散。另外，根據(jù)本發(fā)明的高擊穿電壓半導(dǎo)體器件，能提供一種具有易于布局的超結(jié)的高擊穿電壓半導(dǎo)體器件。
【專利附圖】

【附圖說明】
[0021]圖1是表示本發(fā)明的實(shí)施方式I所涉及的SJ-M0SFET的結(jié)構(gòu)的俯視圖。
圖2是表示圖1中的被具有頂點(diǎn)A、B、C和D的矩形所包圍的部分的放大俯視圖。
圖3是表示沿圖2的切割線E-F進(jìn)行切割而得的截面結(jié)構(gòu)的剖視圖。
圖4是表示現(xiàn)有技術(shù)所涉及的邊緣終止區(qū)的一部分的放大俯視圖。
圖5是表示本發(fā)明的實(shí)施方式2所涉及的SJ-M0SFET的一部分的放大俯視圖。
圖6是表示沿圖5的切割線G-H進(jìn)行切割而得的截面結(jié)構(gòu)的剖視圖。
【具體實(shí)施方式】[0022]在下文中，將參考附圖詳細(xì)描述根據(jù)本發(fā)明的示例性實(shí)施方式的高擊穿電壓半導(dǎo)體器件。在說明書和附圖中，在附加有“n”或“p”的層和區(qū)中，電子和空穴是指多數(shù)載流子。另外，添加到n或p的符號(hào)“ + ”和是指雜質(zhì)濃度比沒有這些符號(hào)的層的濃度高和低。在以下實(shí)施方式和附圖的描述中，相同的組件由相同的附圖標(biāo)記表示，并且其描述將不再重復(fù)。在以下描述中，第一導(dǎo)電型是n型，第二導(dǎo)電型是p型。
[0023](實(shí)施方式I)
將具有超結(jié)(SJ)結(jié)構(gòu)的縱向MOSFET (以下稱為SJ-M0SFET)作為實(shí)施方式I所涉及的高擊穿電壓半導(dǎo)體器件的一個(gè)例子來進(jìn)行描述。圖1是表示本發(fā)明的實(shí)施方式I所涉及的SJ-M0SFET的結(jié)構(gòu)的俯視圖，圖2是表示圖1中的被具有頂點(diǎn)A、B、C和D的矩形所包圍的部分的放大俯視圖。為了闡述SJ結(jié)構(gòu)的平面結(jié)構(gòu)，圖1、2只示出了 SJ結(jié)構(gòu)的平面布局。
[0024]如圖1、2所示，在本發(fā)明的實(shí)施方式I所涉及的SJ-M0SFET中，在活性區(qū)域I的漂移層中包括主SJ單元，在邊緣終止區(qū)2的漂移層中包括微細(xì)SJ單元?；钚詤^(qū)域I是在器件導(dǎo)通時(shí)作為電流路徑的區(qū)域。邊緣終止區(qū)2是用于削弱活性區(qū)域I周圍的電場(chǎng)并維持擊穿電壓的區(qū)域。邊緣終止區(qū)2設(shè)置于活性區(qū)域I的外周。圖1僅示出了第一平行pn層12的平面布局，圖2是表示圖1中所示的芯片的角部上被具有頂點(diǎn)A、B、C和D的矩形(以下稱為矩形ABCD)所包圍的部分的放大圖，示出了芯片角部上的主SJ單元12和微細(xì)SJ單元12E的平面布局。
[0025]主SJ單元12是第一平行pn層，在所述第一平行pn層中，n型區(qū)12a和p型區(qū)12b沿與活性區(qū)域I中的基板的主面平行的方向交替排列。主SJ單元12例如具有條狀平面布局，所述條狀平面布局在與n型區(qū)12a和p型區(qū)12b交替排列的方向垂直的方向上延伸。微細(xì)SJ單元12E是第二平行pn層，在所述第二平行pn層中，n型區(qū)12c和p型區(qū)12d沿與邊緣終止區(qū)2中的基板的主面平行的方向交替排列。微細(xì)SJ單元12E例如具有在n型區(qū)12c中將p型區(qū)12d配置成矩陣形的平面布局。
[0026]特別是如圖2所示，對(duì)于邊緣終止區(qū)2中的第二平行pn層(微細(xì)SJ單元12E)，形成微細(xì)SJ單元12E的n型區(qū)12c具有柵格狀的平面布局。在芯片的角部，在活性區(qū)域I中靠近邊緣終止區(qū)的第一平行pn層(主SJ單元12)的端部，使與基板主面平行的方向上的每?jī)山M主SJ單元12的長(zhǎng)度發(fā)生變化，從而一體構(gòu)成彎曲部。在邊緣終止區(qū)2中的第二平行pn層(微細(xì)SJ單元12E)的內(nèi)側(cè)端部，配置有三組與第一平行pn層(主SJ單元12)的端部形狀相對(duì)應(yīng)的微細(xì)SJ單元12E。由平行pn層中的一個(gè)n型區(qū)和與該n型區(qū)相鄰的一個(gè)p型區(qū)來形成一個(gè)組。
[0027]因此，實(shí)施方式I所涉及的SJ-M0SFET包括第一平行pn層(主SJ單元12)和第二平行pn層(微細(xì)SJ單元12E)，所述第一平行pn層形成于活性區(qū)域I中的漂移層中，所述第二平行Pn層形成于邊緣終止區(qū)2中的漂移層中。接著，將描述實(shí)施方式I所涉及的SJ-M0SFET的截面結(jié)構(gòu)。圖3是表示沿圖2的切割線E-F進(jìn)行切割而得的截面結(jié)構(gòu)的剖視圖。切割線E-F穿過主SJ單元12和微細(xì)SJ單元12E。
[0028]如圖3所示，主SJ單元12和微細(xì)SJ單元12E形成于n型區(qū)中，所述n型區(qū)是形成于n+半導(dǎo)體基板11表面的n型漂移區(qū)。具體而言，主SJ單元12和微細(xì)SJ單元12E沿垂直于主面的方向從n型漂移區(qū)的主面縱向延伸至n+半導(dǎo)體基板11，包括沿與基板主面平行的方向(橫向)交替排列的n型區(qū)(以下稱為n漂移區(qū))12a、12c、以及p型區(qū)(以下稱為p分隔區(qū))12b、12d。n+半導(dǎo)體基板11具有比n漂移區(qū)12a、12c要低的電阻(高雜質(zhì)濃度)。
[0029]在n+半導(dǎo)體基板11的背面設(shè)有背側(cè)電極。n+半導(dǎo)體基板11起到作為n+漏區(qū)的作用，背側(cè)電極起到作為漏電極8的作用。在SJ結(jié)構(gòu)中，對(duì)橫向上的每個(gè)區(qū)域的寬度進(jìn)行設(shè)置，使得在器件截止時(shí)，耗盡層迅速?gòu)膎漂移區(qū)12a與p分隔區(qū)12b之間的pn結(jié)向pn結(jié)兩側(cè)的n漂移區(qū)12a和p分隔區(qū)12b擴(kuò)展，載流子在較低電壓下被完全耗盡。由此，能獲得聞?chuàng)舸╇妷骸?br> [0030]在活性區(qū)域I中，與n+半導(dǎo)體基板11相對(duì)的每個(gè)p分隔區(qū)12b的表面層上，都設(shè)有P基區(qū)13a。在p基區(qū)13a的表面層中設(shè)有n+源區(qū)14和p+接觸區(qū)13b。p+接觸區(qū)13b的雜質(zhì)濃度比P基區(qū)13a要高。由多晶硅膜所構(gòu)成的柵電極6隔著柵絕緣膜5設(shè)置在介于n+源區(qū)14與n漂移區(qū)12a之間的p基區(qū)13a的表面上。在n+源區(qū)14和p+接觸區(qū)13b的表面上設(shè)有由鋁-硅膜所構(gòu)成的源電極7，以與n+源區(qū)14和P+接觸區(qū)13b相接觸。在柵電極6的表面上設(shè)有層間絕緣膜9，以確保柵電極6與設(shè)于其上的源電極7的絕緣。
[0031]在邊緣終止區(qū)2中，在與n+半導(dǎo)體基板11相對(duì)的第二平行pn層(微細(xì)SJ單元12E)的表面層上，作為均勻雜質(zhì)濃度區(qū)而形成有n_區(qū)域3，使得覆蓋第二平行pn層的整個(gè)表面。n_區(qū)域3的雜質(zhì)濃度比活性區(qū)域I中的n漂移區(qū)12a的雜質(zhì)濃度要低。在n_區(qū)域3中，以規(guī)定的間隔設(shè)有p型保護(hù)環(huán)。另外，設(shè)有場(chǎng)絕緣膜4以覆蓋n_區(qū)域3的表面。附圖標(biāo)記15表示防止耗盡層過度擴(kuò)展的阻斷電極。
[0032]本發(fā)明的特征在于，相鄰的第二平行pn層(微細(xì)SJ單元12E)之間的間距是活性區(qū)域I中的相鄰的第一平行Pn層(主SJ單元12)之間的間距的三分之二，且未設(shè)有過渡部。過渡部是雜質(zhì)量介于活性區(qū)域I中的n漂移區(qū)12a和p分隔區(qū)12b的雜質(zhì)量、與邊緣終止區(qū)2中的n漂移區(qū)12c和p分隔區(qū)12d的雜質(zhì)量之間的區(qū)域。
[0033]相鄰的第一平行pn層之間的間距是互相相鄰的n漂移區(qū)12a與p分隔區(qū)12b之間的間距。相鄰的第二平行pn層之間的間距是互相相鄰的n漂移區(qū)12c與p分隔區(qū)12d之間的間距。即，在第一平行pn層與第二平行pn層之間的邊界上，第一平行pn層的兩組相鄰的主SJ單元12的端部與第二平行pn層的三組相鄰的微細(xì)SJ單元12E的端部相對(duì)。
[0034]在邊緣終止區(qū)2中，第二平行pn層(微細(xì)SJ單元12E)形成為微細(xì)圖案，使得相鄰的第二平行Pn層之間的間距為活性區(qū)域I中相鄰的第一平行pn層(主SJ單元12)之間的間距的三分之二。由此，與現(xiàn)有技術(shù)的SJ結(jié)構(gòu)相比，能減小工藝偏差，并能減少p型分隔區(qū)與n型漂移區(qū)之間的相互擴(kuò)散。在現(xiàn)有技術(shù)的SJ結(jié)構(gòu)中，邊緣終止區(qū)中相鄰的第二平行pn層之間的間距有時(shí)是活性區(qū)域中相鄰的第一平行pn層之間的間距的一半(參見下述圖4)。另外，當(dāng)器件截止時(shí)，耗盡層在邊緣終止區(qū)2中比在活性區(qū)域I中更容易擴(kuò)展。因此，能獲得更高的擊穿電壓。
[0035]這一點(diǎn)將在對(duì)如圖2所示的本發(fā)明的實(shí)施方式I所涉及的邊緣終止區(qū)2的平面布局、與如圖4所示的現(xiàn)有技術(shù)所涉及的邊緣終止區(qū)的平面布局進(jìn)行比較時(shí)進(jìn)行詳細(xì)描述。圖4是表示現(xiàn)有技術(shù)所涉及的邊緣終止區(qū)的一部分的放大俯視圖。圖4示出了形成有現(xiàn)有技術(shù)所涉及的SJ-M0SFET的芯片角部的平面布局。如圖4所示的區(qū)域的范圍與圖2中被矩形AB⑶所包圍的區(qū)域相同。
[0036]如圖4所示，在現(xiàn)有技術(shù)所涉及的SJ-M0SFET中，在活性區(qū)域100中設(shè)有第一平行pn層(主SJ單元212)，在所述第一平行pn層中，n型區(qū)212a和p型區(qū)212b沿與基板主面平行的方向交替排列。在邊緣終止區(qū)200中設(shè)有第二平行pn層(微細(xì)SJ單元212E)，在所述第二平行Pn層中，n型區(qū)212c和p型區(qū)212d沿與基板的主面平行的方向交替排列。在現(xiàn)有技術(shù)中，邊緣終止區(qū)200中的平行pn層(微細(xì)SJ單元212E)之間的間距是活性區(qū)域100中的第一平行pn層(主SJ單元212)之間的間距的一半。
[0037]在本發(fā)明的實(shí)施方式I所涉及的邊緣終止區(qū)2中，能減小現(xiàn)有技術(shù)所涉及的邊緣終止區(qū)200的平行pn層212E中容易產(chǎn)生的工藝偏差所造成的影響，且容易對(duì)雜質(zhì)量進(jìn)行控制。另外，能減小由邊緣終止區(qū)2中的n漂移區(qū)12c與p分隔區(qū)12d之間的相互擴(kuò)散所造成的影響。
[0038]如現(xiàn)有技術(shù)所涉及的SJ-M0SFET那樣，當(dāng)活性區(qū)域中的主SJ單元之間的間距的數(shù)量為奇數(shù)且在微細(xì)SJ單元之間需要過渡部時(shí)，需要精細(xì)地配置SJ單元以在過渡部中獲得電荷平衡。在這種情況下，工藝偏差會(huì)增大，從而不太理想。與之相對(duì)，在本發(fā)明所涉及的SJ-M0SFET中，由于活性區(qū)域I中的主SJ單元12之間的間距的數(shù)量是偶數(shù)，因此，無需設(shè)置精細(xì)地配置單元的過渡部。因此，能簡(jiǎn)化平面布局。
[0039]此外，在本發(fā)明所涉及的SJ-M0SFET中，在形成于矩形芯片的SJ-M0SFET的四個(gè)角上的第一平行Pn層(主SJ單元12)與第二平行pn層(微細(xì)SJ單元12E)之間的邊界上，第一平行pn層的兩個(gè)間距的端部與第二平行pn層的三個(gè)間距的端部相對(duì)。因此，能維持電荷平衡而無需設(shè)置過渡部。
[0040]如圖2所示的高擊穿電壓半導(dǎo)體器件的角部的平面布局只是一個(gè)例子，能以各種方式進(jìn)行變更。例如，邊緣終止區(qū)2中的第二平行pn層12E的p分隔區(qū)12d的平面形狀并不局限于正方形，也可以是圓形或如矩形或六邊形那樣的多邊形。
[0041]
(實(shí)施方式2)
圖5是表示本發(fā)明的實(shí)施方式2所涉及的SJ-M0SFET的一部分的放大俯視圖。圖6是表示沿圖5的切割線G-H進(jìn)行切割而得的截面結(jié)構(gòu)的剖視圖。圖5示出了被圖1中的矩形ABCD所包圍的部分的另一個(gè)例子。實(shí)施方式2所涉及的SJ-M0SFET與實(shí)施方式I所涉及的SJ-M0SFET之間存在兩個(gè)不同之處。第一個(gè)不同之處在于，活性區(qū)域I中配置成重復(fù)圖案的平行Pn層(主SJ層12)不具有條形的平面布局，而是具有在n漂移區(qū)12a中將p分隔區(qū)12b配置成矩陣形的平面布局。
[0042]第二個(gè)不同之處在于，在邊緣終止區(qū)2的表面并未形成rT區(qū)域3作為均勻雜質(zhì)濃度區(qū)。除了上述兩個(gè)不同之處以外，實(shí)施方式2所涉及的SJ-M0SFET具有與實(shí)施方式I所涉及的SJ-M0SFET相同的結(jié)構(gòu)。在實(shí)施方式2所涉及的SJ-M0SFET中，邊緣終止區(qū)2中的第二平行Pn層12E之間的間距比活性區(qū)域I中的平行pn層12之間的間距要小(大約為三分之二)。因此，與實(shí)施方式I相同，當(dāng)SJ-M0SFET截止時(shí)，耗盡層在邊緣終止區(qū)2中比在活性區(qū)域I中更容易擴(kuò)展，從而能維持更高的擊穿電壓。
[0043]如上所述，根據(jù)上述發(fā)明，由于邊緣終止區(qū)中的第二平行pn層之間的間距是活性區(qū)域中的第一平行pn層之間的間距的三分之二，因此，與現(xiàn)有技術(shù)中的SJ結(jié)構(gòu)相比，能減小工藝偏差，并能減少平行pn層中的p型分隔區(qū)與n型漂移區(qū)之間的相互擴(kuò)散。另外，根據(jù)本發(fā)明，平行Pn層中的半導(dǎo)體區(qū)域不包括用于獲得電荷平衡的過渡部(n_區(qū)域)。因此，當(dāng)SJ-M0SFET截止時(shí)，漂移層在最低的擊穿電壓下被耗盡，從而容易獲得最高的擊穿電壓特性。
[0044]在本發(fā)明的上述實(shí)施方式中，以SJ-M0SFET為例來進(jìn)行描述，但本發(fā)明并不局限于上述實(shí)施方式。本發(fā)明可應(yīng)用于漂移層中形成有SJ結(jié)構(gòu)的各種器件。另外，在上述實(shí)施方式中，第一導(dǎo)電型是n型，第二導(dǎo)電型是p型。然而，在本發(fā)明中，第一導(dǎo)電型也可以是p型，第二導(dǎo)電型也可以是n型。在此情況下，能獲取如上所述的相同效果。
工業(yè)上的實(shí)用性
[0045]如上所述，本發(fā)明所涉及的高擊穿電壓半導(dǎo)體器件對(duì)于如MOS (金屬氧化物半導(dǎo)體)場(chǎng)效應(yīng)晶體管等的、主電流在半導(dǎo)體基板的兩個(gè)主面之間流動(dòng)的、具有聞?chuàng)舸╇妷汉吐勲娏鞯目v向功率半導(dǎo)體器件是有效的。
標(biāo)號(hào)說明
[0046]I 活性區(qū)域
2邊緣終止區(qū)
3n_區(qū)(低濃度第一導(dǎo)電型半導(dǎo)體區(qū)域)
4場(chǎng)絕緣膜
5柵絕緣膜
6柵電極
7源電極
8漏電極
9層間絕緣膜
11n+半導(dǎo)體基板(n+漏區(qū))
12第一平行pn層(主SJ單元)
12a主SJ單元的n漂移區(qū)(第一導(dǎo)電型半導(dǎo)體區(qū)域)
12b主SJ單元的p分隔區(qū)(第二導(dǎo)電型半導(dǎo)體區(qū)域)
12E第二平行pn層(微細(xì)SJ單元)
12c微細(xì)SJ單元的n漂移區(qū)(第一導(dǎo)電型半導(dǎo)體區(qū)域)
12d微細(xì)SJ單元的p分隔區(qū)(第二導(dǎo)電型半導(dǎo)體區(qū)域)
13a p基區(qū) 13b p+接觸區(qū) 14 n+源區(qū) 15阻斷電極。
【權(quán)利要求】
1.一種高擊穿電壓半導(dǎo)體器件，包括: 平行Pn層，該平行pn層用作為漂移層，包括第一導(dǎo)電型半導(dǎo)體區(qū)域和第二導(dǎo)電型半導(dǎo)體區(qū)域，所述第一導(dǎo)電型半導(dǎo)體區(qū)域和第二導(dǎo)電型半導(dǎo)體區(qū)域沿垂直于半導(dǎo)體基板的一個(gè)主面的方向具有縱向形狀，并沿與所述半導(dǎo)體基板的主面平行的方向彼此交替相鄰，所述半導(dǎo)體基板為第一導(dǎo)電型并具有較高的雜質(zhì)濃度，其特征在于， 在導(dǎo)通狀態(tài)下，電流流過所述平行pn層，在截止?fàn)顟B(tài)下，所述平行pn層被耗盡以維持較高的電壓， 所述平行Pn層包括第一平行pn層和第二平行pn層，所述第一平行pn層形成在用作為主電流路徑的活性區(qū)域中，所述第二平行pn層形成在包圍所述活性區(qū)域的邊緣終止區(qū)中， 所述平行Pn層中的相鄰數(shù)是偶數(shù)， 在所述第二平行pn層中彼此相鄰的所述第一導(dǎo)電型半導(dǎo)體區(qū)域與所述第二導(dǎo)電型半導(dǎo)體區(qū)域之間的間距是在所述第一平行pn層中彼此相鄰的所述第一導(dǎo)電型半導(dǎo)體區(qū)域與所述第二導(dǎo)電型半導(dǎo)體區(qū)域之間的間距的三分之二， 在俯視下具有矩形形狀的所述半導(dǎo)體基板的四個(gè)角上的所述第一平行Pn層和所述第二平行pn層之間的邊界、與所述第一平行pn層的兩個(gè)相鄰端部及所述第二平行pn層的三個(gè)相鄰端部相對(duì)。
2.如權(quán)利要求1所述的高擊穿電壓半導(dǎo)體器件，其特征在于，還包括: 低濃度第一導(dǎo)電型半導(dǎo)體區(qū)域，所述低濃度第一導(dǎo)電型半導(dǎo)體區(qū)域形成于所述第二平行pn層的表面，具有比所述第一平行pn層的所述第一導(dǎo)電型半導(dǎo)體區(qū)域要低的雜質(zhì)濃度。
3.如權(quán)利要求2所述的高擊穿電壓半導(dǎo)體器件，其特征在于， 所述第一平行Pn層具有條狀平面布局，所述條狀平面布局中，所述第一平行pn層在與所述第一導(dǎo)電型半導(dǎo)體區(qū)域和所述第二導(dǎo)電型半導(dǎo)體區(qū)域交替排列的方向垂直的方向上延伸。
4.如權(quán)利要求1所述的高擊穿電壓半導(dǎo)體器件，其特征在于， 對(duì)于每一偶數(shù)間距，使位于所述半導(dǎo)體基板的四個(gè)角的所述第一平行Pn層的端部的長(zhǎng)度發(fā)生變化，從而在所述活性區(qū)域外周的、所述邊緣終止區(qū)的四個(gè)角附近的部分上形成彎曲部， 所述第二平行Pn層的最內(nèi)側(cè)端部具有與所述彎曲部相對(duì)應(yīng)的長(zhǎng)度，并與所述半導(dǎo)體基板的主面平行地朝所述半導(dǎo)體基板的內(nèi)側(cè)延伸。
5.如權(quán)利要求4所述的高擊穿電壓半導(dǎo)體器件，其特征在于， 所述第一平行Pn層具有平面布局，所述平面布局中，將所述第二導(dǎo)電型半導(dǎo)體區(qū)域在所述第一導(dǎo)電型半導(dǎo)體區(qū)域中配置成矩陣形。
6.如權(quán)利要求1至5的任一項(xiàng)所述的高擊穿電壓半導(dǎo)體器件，其特征在于， 所述平行pn層中的半導(dǎo)體區(qū)域不包括用于獲得電荷平衡的過渡部。
【文檔編號(hào)】H01L29/06GK103493207SQ201280018575
【公開日】2014年1月1日 申請(qǐng)日期:2012年5月28日 優(yōu)先權(quán)日:2011年7月14日
【發(fā)明者】曹大為, 北村睦美, 田村隆博, 大西泰彥 申請(qǐng)人:富士電機(jī)株式會(huì)社