扇出晶圓級芯片封裝結構及其制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體封裝制作過程，尤其涉及一種扇出晶圓級芯片封裝結構及其制造方法。
【背景技術】
[0002]隨著可攜式與穿戴式電子產品的發(fā)展，開發(fā)具有高效能、體積小、高速度、高質量及多功能性的產品成為趨勢。為了使消費型電子產品的外形尺寸朝向微型化發(fā)展，晶圓級芯片尺寸封裝(Wafer Level Chip Scale Package, WLCSP)制作過程成為在進行芯片封裝時經常采用的技術手段。
[0003]晶圓級芯片尺寸封裝制作過程與先前的技術最大的不同點在于，晶圓級芯片尺寸封裝制作過程是直接在晶圓上進行封裝制作過程，且一并對集成電路芯片(IC芯片)完成封裝，而非先切割晶圓后，再個別對IC芯片進行組裝。進行晶圓級芯片尺寸封裝制作過程后，成品的尺寸完全等同或稍微大于芯片尺寸。然而，晶圓級芯片尺寸封裝制作過程卻限制了線路布局(layout)扇出(Fan-Out)的可變性。因此，現今業(yè)界亦發(fā)展出扇出晶圓級封裝(Fan-Out WLP)制作過程，以提供更多樣與彈性的布線樣式，讓電路板表面粘著作業(yè)較簡單，提尚良率。
[0004]在專利號為:US7759163的美國申請中，公開一種半導體模塊制造方法。首先提供兩顆以上放置于載體上的半導體芯片，再覆蓋模塑材料以形成模封體。接著，需減薄模封體直到暴露出半導體芯片，再將半導體芯片與載體分離。然而，先成形模塑體再進行減薄，容易在半導體芯片表面留下殘膠。并且，若半導體芯片的高度不一致，在薄化模封體時，有可能對半導體芯片表面造成損傷。另外，利用鉆孔技術在模塑體中開出通道，然后填入導電材料，將半導體芯片的背面電極引導至主動面，制作過程太復雜。

【發(fā)明內容】

[0005]本發(fā)明所要解決的技術問題在于，針對現有技術的不足提供一種扇出晶圓級芯片封裝結構及其制造方法，其借助于導電蓋體來封裝倒置于承載板上的芯片，可免去后續(xù)對模塑體進行減薄的制作過程。此外，在本發(fā)明提供的封裝結構中，多個芯片可借助于導電蓋體配合線路連接層電性連接。
[0006]本發(fā)明所要解決的技術問題是通過如下技術方案實現的:
[0007]—種芯片封裝結構的制造方法，包括下列步驟；首先，提供一承載板，承載板具有承載面，承載面上形成有可剝離膠層；設置多個芯片于該可剝離膠層上，其中每一芯片具有一主動面及一背面，這些芯片的主動面貼附于可剝離膠層上；涂布接合膠于芯片的背面；提供導電蓋體，導電蓋體具有底板及位于底板上的多個分隔板，這些分隔板形成多個容置區(qū)；貼附導電蓋體于承載面上以罩覆這些芯片，其中這些芯片分別位于容置區(qū)中并以分隔板相互間隔；接著，注入模封膠體于導電蓋體內，以填充分隔板與芯片之間的間隙；執(zhí)行一固化制作過程，以形成模塑體；分離模塑體與承載板，其中各芯片的主動面位于模塑體的第一表面；形成線路連接層于模塑體的第一表面以連接這些芯片；之后，執(zhí)行一切割步驟，以將模塑體分離為多個封裝結構，其中各封裝結構具有由導電蓋體切割所形成的導電架與由線路連接層切割所形成的線路層。
[0008]本發(fā)明提供一種封裝結構，適用于一電壓轉換電路，包括一導電架、一第一功率晶體管、一第二功率晶體管及一線路層；導電架具有底部與第一分隔板以形成第一容置區(qū)與第二容置區(qū)，第一分隔板位于第一容置區(qū)與第二容置區(qū)之間，而底部分為相互絕緣的第一導電區(qū)與第二導電區(qū)，其中第一分隔板與第二導電區(qū)電性連接；第一功率晶體管封裝于第一容置區(qū)中，且第一功率晶體管的漏極電性連接至第一導電區(qū)；第二功率晶體管封裝于第二容置區(qū)中，且第二功率晶體管的漏極電性連接至第二導電區(qū)；線路層電性連接第一功率晶體管的第一主動面與第二功率晶體管的第二主動面，其中第一分隔板的端面、第一功率晶體管的第一主動面與第二功率晶體管的第二主動面共平面，第一功率晶體管的源極經由第一分隔板與第二導電區(qū)電性連接至第二功率晶體管的漏極。
[0009]本發(fā)明還提供一種封裝結構，適用于一電壓轉換電路，所述封裝結構包括:一導電架，具有一底部與一第一分隔板以形成一第一容置區(qū)與一第二容置區(qū)，該第一分隔板位于該第一容置區(qū)與該第二容置區(qū)之間，該底部分為相互絕緣的一第一導電區(qū)與一第二導電區(qū)，其中該第一分隔板與該第二導電區(qū)電性連接；一第一功率晶體管，封裝于該第一容置區(qū)中，該第一功率晶體管的漏極電性連接至該第一導電區(qū)；一控制芯片，封裝于該第一容置區(qū)中，該控制芯片電性絕緣于該第一導電區(qū)；一第二功率晶體管，封裝于該第二容置區(qū)中，該第一功率晶體管的漏極電性連接至該第二導電區(qū)；以及一線路層，形成于該控制芯片、該第一功率晶體管的一第一主動面與該第二功率晶體管的一第二主動面上以電性連接該控制芯片、該第一功率晶體管與該第二功率晶體管；其中，該第一分隔板的端面、該第一功率晶體管的第一主動面與該第二功率晶體管的第二主動面共平面，該第一分隔板位于該第一功率晶體管與該第二功率晶體管之間，該第一功率晶體管的源極經由該第一分隔板與該第二導電區(qū)電性連接至該第二功率晶體管的漏極。
[0010]在本發(fā)明實施例所提供的芯片封裝結構的制造方法中，利用導電蓋體罩覆芯片后，再將模封膠體注入芯片與導電蓋體之間的間隙并進行固化，可控制封裝結構的尺寸，因此不需要再對模塑體進行減薄。另外，在對模塑體執(zhí)行切割步驟時，可借助于改變切割的位置與切割深度來形成不同的封裝結構。
[0011]為了能更進一步了解本發(fā)明的特征及技術內容，請參閱以下有關本發(fā)明的詳細說明與附圖，然而附圖僅提供參考與說明用，并非用來對本發(fā)明加以限制。
【附圖說明】
[0012]圖1為本發(fā)明實施例的扇出晶圓級芯片封裝結構的制造方法的流程圖；
[0013]圖2為本發(fā)明實施例的承載板的局部剖面示意圖；
[0014]圖3A為本發(fā)明實施例的芯片封裝結構在圖1的步驟SlOl中的俯視示意圖；
[0015]圖3B為圖3A沿H-H剖面線的剖面示意圖；
[0016]圖4為本發(fā)明實施例的封裝結構在圖1的步驟中的局部剖面示意圖；
[0017]圖5A為本發(fā)明實施例的封裝結構在圖1的步驟中的俯視示意圖；
[0018]圖5B為圖5A沿1-1剖面線的剖面示意圖；
[0019]圖5C為本發(fā)明實施例的封裝結構在圖1的步驟中的局部剖面示意圖；
[0020]圖6為本發(fā)明實施例的封裝結構在圖1的步驟中的局部剖面示意圖；
[0021]圖7為本發(fā)明實施例的封裝結構在圖1的步驟中的局部剖面示意圖；
[0022]圖8為本發(fā)明實施例的封裝結構在形成線路連接層前的步驟中的局部剖面示意圖；
[0023]圖9為本發(fā)明實施例的封裝結構在形成線路連接層前的步驟中的局部剖面示意圖；
[0024]圖10為本發(fā)明實施例的封裝結構在形成線路連接層的步驟中的局部剖面示意圖；
[0025]圖11為本發(fā)明實施例的封裝結構在形成線路連接層的步驟中的局部剖面示意圖；
[0026]圖12A為本發(fā)明實施例的封裝結構在圖1的步驟中的俯視示意圖；
[0027]圖12B為本發(fā)明實施例的芯片封裝結構在圖1的步驟S109切割前的局部剖面意圖；
[0028]圖13為本發(fā)明其中一實施例的封裝結構的在圖1的步驟S109切割后的剖面示意圖；
[0029]圖14A為本發(fā)明實施例的封裝結構應用于電路中的示意圖；
[0030]圖14B為本發(fā)明實施例的封裝結構的俯視示意圖；
[0031]圖15A為本發(fā)明另一實施例的封裝結構應用于電路中的示意圖；
[0032]圖15B為本發(fā)明另一實施例的封裝結構的俯視示意圖；
[0033]圖16A為本發(fā)明實施例的封裝結構應用于電路中的示意圖；
[0034]圖16B為本發(fā)明實施例的封裝結構的俯視示意圖；
[0035]圖17A為本發(fā)明另一實施例的封裝結構在圖1的步驟中的俯視示意圖；
[0036]圖17B為本發(fā)明另一實施例的封裝結構的俯視示意圖；
[0037]圖18A為本發(fā)明又一實施例的封裝結構在圖1的步驟中的俯視示意圖；
[0038]圖18B為本發(fā)明又一實施例的封裝結構的俯視示意圖。
[0039]【附圖標記說明】
[0040]承載板I
[0041]承載面Ia
[0042]可剝離膠層 2
[0043]第一芯片 3
[0044]第一主動面 3a
[0045]第二主動面 4a
[0046]第一背面 3b
[0047]第