具有強(qiáng)化的晶片接合的集成電路堆疊的制作方法
【專利摘要】本申請案涉及具有強(qiáng)化的晶片接合的集成電路堆疊。一種集成電路系統(tǒng)包含第一裝置晶片及第二裝置晶片。晶片接合區(qū)域安置在所述第一裝置晶片的第一電介質(zhì)層的前側(cè)與所述第二裝置晶片的第二電介質(zhì)層的前側(cè)的界面處，使得晶片接合區(qū)域?qū)⑺龅谝谎b置晶片接合到所述第二裝置晶片。所述晶片接合區(qū)域包含具有比所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的電介質(zhì)材料高的硅濃度的電介質(zhì)材料。導(dǎo)電路徑將所述第一裝置晶片的第一導(dǎo)體耦合到所述第二裝置晶片的第二導(dǎo)體。所述導(dǎo)電路徑形成于在所述第一導(dǎo)體與所述第二導(dǎo)體之間穿過所述晶片接合區(qū)域蝕刻出的腔中。
【專利說明】
具有強(qiáng)化的晶片接合的集成電路堆疊
技術(shù)領(lǐng)域
[0001]本發(fā)明大體上涉及半導(dǎo)體處理。更特定來說，本發(fā)明的實(shí)例涉及堆疊式集成電路系統(tǒng)的半導(dǎo)體處理。
【背景技術(shù)】
[0002]隨著集成電路技術(shù)持續(xù)發(fā)展，持續(xù)致力于提高性能及密度、改進(jìn)形狀因數(shù)且減小成本。堆疊式三維集成電路的實(shí)施方案已成為設(shè)計(jì)者有時(shí)用以實(shí)現(xiàn)這些效益的一種方法。具有非常精確的對準(zhǔn)的晶片接合的改進(jìn)使在晶片級上制造堆疊芯片成為可能。可能的應(yīng)用可包含接合到存儲器芯片、圖像傳感器芯片以及其它芯片的邏輯芯片。此提供較小的形狀因數(shù)、改進(jìn)的性能以及降低的成本的優(yōu)勢。
[0003]實(shí)施持續(xù)變的更小且更快的堆疊式三維集成電路系統(tǒng)時(shí)的一個(gè)關(guān)鍵挑戰(zhàn)涉及堆疊晶片之間的弱接合界面。特定來說，堆疊式三維集成電路中的弱接合界面經(jīng)受由蝕刻過程造成的破裂及剝落。因此，穿過堆疊式集成電路芯片的弱接合界面的蝕刻可導(dǎo)致晶片之間的不可靠連接，且因此導(dǎo)致堆疊式集成電路系統(tǒng)中的故障。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的一個(gè)實(shí)施例涉及一種集成電路系統(tǒng)。所述集成電路系統(tǒng)包括:第一裝置晶片，其具有接近包含安置于第一電介質(zhì)層內(nèi)的第一導(dǎo)體的第一金屬層的第一半導(dǎo)體層；第二裝置晶片，其具有接近包含安置于第二電介質(zhì)層內(nèi)的第二導(dǎo)體的第二金屬層的第二半導(dǎo)體層；晶片接合區(qū)域，其安置于所述第一裝置晶片的所述第一電介質(zhì)層的前側(cè)與所述第二裝置晶片的所述第二電介質(zhì)層的前側(cè)的界面處，使得晶片接合區(qū)域?qū)⑺龅谝谎b置晶片接合到所述第二裝置晶片，其中所述晶片接合區(qū)域包含具有比所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的電介質(zhì)材料高的硅濃度的電介質(zhì)材料；以及導(dǎo)電路徑，其將所述第一導(dǎo)體耦合到所述第二導(dǎo)體，其中所述導(dǎo)電路徑形成于在所述第一導(dǎo)體與所述第二導(dǎo)體之間穿過所述晶片接合區(qū)域蝕刻出的腔中。
[0005]本發(fā)明的另一實(shí)施例涉及一種成像系統(tǒng)。所述成像系統(tǒng)包括:像素陣列，其具有多個(gè)圖像傳感器像素，其中所述像素陣列包含于集成電路系統(tǒng)中，所述集成電路系統(tǒng)包含:第一裝置晶片，其具有接近包含安置于第一電介質(zhì)層內(nèi)的第一導(dǎo)體的第一金屬層的第一半導(dǎo)體層;第二裝置晶片，其具有接近包含安置于第二電介質(zhì)層內(nèi)的第二導(dǎo)體的第二金屬層的第二半導(dǎo)體層；晶片接合區(qū)域，其安置于所述第一裝置晶片的所述第一電介質(zhì)層的前側(cè)與所述第二裝置晶片的所述第二電介質(zhì)層的前側(cè)的界面處，使得晶片接合區(qū)域?qū)⑺龅谝谎b置晶片接合到所述第二裝置晶片，其中所述晶片接合區(qū)域包含具有比所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的電介質(zhì)材料高的硅濃度的電介質(zhì)材料；以及導(dǎo)電路徑，其將所述第一導(dǎo)體耦合到所述第二導(dǎo)體，其中所述導(dǎo)電路徑形成于在所述第一導(dǎo)體與所述第二導(dǎo)體之間穿過所述晶片接合區(qū)域蝕刻出的腔中；控制電路，其耦合到所述像素陣列以控制所述像素陣列的操作；以及讀出電路，其耦合到所述像素陣列以從所述多個(gè)圖像傳感器像素讀出圖像數(shù)據(jù)。
【附圖說明】
[0006]參考以下圖式描述本發(fā)明的非限制及非詳盡實(shí)例，其中相同元件符號貫穿各視圖指代相同部件，除非另有說明。
[0007]圖1A到IF說明根據(jù)本發(fā)明的教示的實(shí)例橫截面圖，其展示包含通過強(qiáng)化的晶片接合接合在一起的堆疊的第一裝置晶片及第二裝置晶片的堆疊式三維集成電路的實(shí)例。
[0008]圖2為說明根據(jù)本發(fā)明的教示的成像系統(tǒng)的一個(gè)實(shí)例的圖，所述成像系統(tǒng)包含具有包含于具有強(qiáng)化的晶片接合的堆疊式三維集成電路系統(tǒng)中的圖像傳感器像素的像素陣列。
[0009]對應(yīng)的參考字符貫穿圖式的若干視圖指示對應(yīng)組件。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，圖中的元件是出于簡單且清楚的目的而說明，且不一定是按比例繪制。舉例來說，圖中一些元件的尺寸可能相對于其它元件而被夸大以幫助改進(jìn)對本發(fā)明的各種實(shí)施例的理解。并且，為了更清楚地了解本發(fā)明的這些各種實(shí)施例，通常不描繪在商業(yè)可行的實(shí)施例中有用或必要的常見但好理解的元件。
【具體實(shí)施方式】
[0010]如將展示，揭示針對強(qiáng)化堆疊式三維集成電路系統(tǒng)中的堆疊的第一晶片與第二晶片之間的晶片接合的方法及設(shè)備。在以下描述中，陳述眾多特定細(xì)節(jié)以便提供對本發(fā)明的詳盡理解。在以下描述中，陳述眾多特定細(xì)節(jié)以提供對實(shí)施例的詳盡理解。然而，相關(guān)領(lǐng)域的技術(shù)人員將認(rèn)識到，可無需運(yùn)用所述特定細(xì)節(jié)中的一或多者或運(yùn)用其它方法、組件、材料等等而實(shí)踐本文中描述的技術(shù)。在其它情況中，未詳細(xì)展示或描述眾所周知的結(jié)構(gòu)、材料或操作以避免混淆某些方面。
[0011]貫穿此說明書對“一個(gè)實(shí)施例”、“實(shí)施例”、“一個(gè)實(shí)例”或“實(shí)例”的參考意味著與所述實(shí)施例或?qū)嵗嘟Y(jié)合而描述的特定特征、結(jié)構(gòu)或特性包含于本發(fā)明的至少一個(gè)實(shí)施例或?qū)嵗?。因此，貫穿此說明書在多個(gè)地方出現(xiàn)的例如“在一個(gè)實(shí)施例中”或“在一個(gè)實(shí)例中”等短語并不一定都指代相同的實(shí)施例或?qū)嵗?。此外，在一或多個(gè)實(shí)施例或?qū)嵗?，特定特征、結(jié)構(gòu)或特性可以任何合適的方式加以組合。
[0012]如將展示，描述具有強(qiáng)化的晶片接合的堆疊式三維集成電路系統(tǒng)的實(shí)例，其可用以(舉例來說)實(shí)施根據(jù)本發(fā)明的教示的成像系統(tǒng)。在一個(gè)實(shí)例中，成像系統(tǒng)的像素陣列可包含于堆疊且接合到第二裝置晶片的第一裝置晶片中，其可包含通過根據(jù)本發(fā)明的教示的強(qiáng)化的晶片接合區(qū)域耦合到像素陣列的像素支持電路。在一個(gè)實(shí)例中，強(qiáng)化的晶片接合區(qū)域安置于第一裝置晶片與第二裝置晶片之間以將所述第一裝置晶片接合到所述第二裝置晶片。在所述實(shí)例中，所述晶片接合區(qū)域包含具有比所述第一裝置晶片及第二裝置晶片的電介質(zhì)層的鄰接電介質(zhì)材料高的娃濃度的電介質(zhì)材料。在一個(gè)實(shí)例中，在沉積晶片接合區(qū)域期間改變沉積條件以產(chǎn)生具有較高硅濃度的不同組成層區(qū)域。較高硅濃度強(qiáng)化晶片接合區(qū)域且減小穿過晶片接合區(qū)域蝕刻出的腔的蝕刻速率。因此，晶片接合區(qū)域中的橫向蝕刻實(shí)質(zhì)上得以減小或消除，使得穿過晶片接合區(qū)域蝕刻出的腔的蝕刻剖面為實(shí)質(zhì)上垂直的。穿過晶片接合區(qū)域的腔的實(shí)質(zhì)上垂直蝕刻剖面通過減少可靠性故障來提高堆疊式三維集成電路系統(tǒng)的合格率。根據(jù)本發(fā)明的教示，穿過晶片接合區(qū)域的實(shí)質(zhì)上垂直腔可接著填充導(dǎo)電材料以提供可靠的導(dǎo)電路徑，例如硅通孔(TSV)或類似物。
[0013]為了說明，圖1A為根據(jù)本發(fā)明的教示的實(shí)例橫截面圖，其展示包含接近包含安置于第一電介質(zhì)層106內(nèi)的導(dǎo)體108、110及112的第一金屬層的第一半導(dǎo)體層104的集成電路系統(tǒng)100的實(shí)例第一裝置晶片102。在一個(gè)實(shí)例中，第一電介質(zhì)層106可包含氧化膜類型，例如(舉例來說)(但不限于)二氧化硅、氮化硅、PETEOS、FTEOS、PE0X、HDP氧化物或類似物。圖1A中描繪的實(shí)例還說明插入于根據(jù)本發(fā)明的教示的第一電介質(zhì)層106中的晶片接合區(qū)域114。在一個(gè)實(shí)例中，晶片接合區(qū)域114還包含電介質(zhì)材料(例如(舉例來說)二氧化硅、氮化硅或類似物中的一者)，但具有比晶片接合區(qū)域114的外部的第一電介質(zhì)層106的電介質(zhì)材料高的硅濃度。例如，根據(jù)本發(fā)明的教示，在二氧化硅的實(shí)例中，可在第一電介質(zhì)層106的連續(xù)沉積過程期間原位插入晶片接合區(qū)域114的二氧化硅以在第一電介質(zhì)層106內(nèi)的晶片接合區(qū)域114中提供比第一電介質(zhì)層106的硅濃度高的硅濃度。在一個(gè)實(shí)例中，晶片接合區(qū)域114中的硅氧比可為5:1。在一個(gè)實(shí)例中，晶片接合區(qū)域114的厚度可在30nm到10nm的范圍中。如將論述，根據(jù)本發(fā)明的教示，晶片接合區(qū)域114的較高濃度提供提高的強(qiáng)度且具有更緩慢的蝕刻速率，此提供實(shí)質(zhì)上完全垂直的蝕刻剖面以改進(jìn)可靠性且減少故障。
[0014]圖1B為集成電路系統(tǒng)100的實(shí)例橫截面圖，其展示在第一電介質(zhì)層106從前側(cè)140薄化到晶片接合區(qū)域114之后的實(shí)例第一裝置晶片102。在一個(gè)實(shí)例中，可在第一電介質(zhì)層106的前側(cè)140上執(zhí)行化學(xué)機(jī)械平坦化/拋光(CMP)，且當(dāng)?shù)谝浑娊橘|(zhì)層106被向下薄化到晶片接合區(qū)域114時(shí)停止CMP(如根據(jù)本發(fā)明的教示所展示)。
[0015]圖1C展示根據(jù)本發(fā)明的教示的集成電路系統(tǒng)100的實(shí)例橫截面圖，其說明在晶片接合區(qū)域114處堆疊且運(yùn)用晶片熔融接合與第一裝置晶片102接合的第二裝置晶片116。在所述實(shí)例中，晶片接合區(qū)域114位于第一電介質(zhì)層106的前側(cè)140與第二裝置晶片116的第二電介質(zhì)層120的前側(cè)142的界面處。在一個(gè)實(shí)例中，與第一電介質(zhì)層106及第二電介質(zhì)層120中的硅濃度相比，晶片接合區(qū)域114中的較高的硅濃度提供1.5J/m2到2.5J/V的接合強(qiáng)度。
[0016]如所描繪的實(shí)例中展示，第二裝置晶片116還包含接近包含安置于第二電介質(zhì)層118內(nèi)的導(dǎo)體122、124、126的第二金屬層的第二半導(dǎo)體層118。如下文將更詳細(xì)論述，在一個(gè)實(shí)例中，圖像感測系統(tǒng)的像素陣列可包含于第二裝置晶片116中。在一個(gè)實(shí)例中，所述像素陣列可通過第二半導(dǎo)體層118的背側(cè)146被照亮。在所述實(shí)例中，像素支持電路可包含于第一裝置晶片102中以支持包含于第一裝置晶片116中的像素陣列。
[0017]圖1D為集成電路系統(tǒng)100的實(shí)例橫截面圖，其展示在第一半導(dǎo)體層104從第一半導(dǎo)體層104的背側(cè)144薄化之后的實(shí)例第一裝置晶片102及第二裝置晶片116。在一個(gè)實(shí)例中，可在第一半導(dǎo)體層104的背側(cè)144上執(zhí)行化學(xué)機(jī)械平坦化/拋光(CMP)以薄化第一半導(dǎo)體層104。
[0018]圖1E為集成電路系統(tǒng)100的實(shí)例橫截面圖，其展示在已經(jīng)在第一電介質(zhì)層106中的導(dǎo)體110與第二電介質(zhì)層120中的導(dǎo)體124之間穿過晶片接合區(qū)域114從背側(cè)144蝕刻出腔128之后的實(shí)例第一裝置晶片102及第二裝置晶片116。在一個(gè)實(shí)例中，根據(jù)本發(fā)明的教示，穿過晶片接合區(qū)域114的電介質(zhì)材料的蝕刻速率小于穿過第一電介質(zhì)區(qū)域106及第二電介質(zhì)區(qū)域120的電介質(zhì)材料的蝕刻速率。作為晶片接合區(qū)域114的強(qiáng)化的電介質(zhì)材料及較緩慢的蝕刻速率的結(jié)果，應(yīng)了解，腔128的蝕刻剖面具有實(shí)質(zhì)上垂直的蝕刻剖面。換句話說，應(yīng)了解，穿過晶片接合區(qū)域114蝕刻出的腔128實(shí)質(zhì)上缺少橫向蝕刻，此可能會導(dǎo)致不想要的非垂直蝕刻剖面。因此，應(yīng)了解，根據(jù)本發(fā)明的教示，具有晶片接合區(qū)域114的接合界面實(shí)質(zhì)上免于破裂及由蝕刻過程引起的其它缺點(diǎn)，此改進(jìn)可靠性且減少故障。事實(shí)上，應(yīng)了解，根據(jù)本發(fā)明的教示，通過晶片接合區(qū)域114提供的晶片接合為強(qiáng)化接合強(qiáng)度的范德瓦爾斯(vander Waals)接合提供較高密度的S1-OH。
[0019]圖1F為根據(jù)本發(fā)明的教示的集成電路系統(tǒng)100的實(shí)例橫截面圖，其展示在從背側(cè)144蝕刻出腔128且接著運(yùn)用導(dǎo)電材料130以提供(舉例來說)硅通孔(TSV)以將第一裝置晶片102中的導(dǎo)體110與第二裝置晶片116中的導(dǎo)體124耦合在一起之后的實(shí)例第一裝置晶片102及第二裝置晶片116。在一個(gè)實(shí)例中，導(dǎo)電材料130可包含(舉例來說)金屬(例如銅、鋁或另一合適的導(dǎo)電材料)以將第一裝置晶片102電連接到第二裝置晶片116。盡管圖1F中未展示，但在一個(gè)實(shí)例中，應(yīng)了解，腔128還可包含安置于導(dǎo)電材料130與第一半導(dǎo)體層104的半導(dǎo)體材料之間的絕緣層以防止導(dǎo)電材料130與第一半導(dǎo)體層104之間的不想要的短路連接。應(yīng)了解，根據(jù)本發(fā)明的教示，通過強(qiáng)化的晶片接合區(qū)域114，第一裝置晶片102與第二裝置晶片116的界面處的接合實(shí)質(zhì)上免于破裂及由蝕刻過程引起的其它缺點(diǎn)，且因此第一裝置晶片102與第二裝置晶片116之間的電氣連接具有提高的強(qiáng)度及可靠性。
[0020]圖2為說明根據(jù)本發(fā)明的教示的成像系統(tǒng)200的一個(gè)實(shí)例的圖，成像系統(tǒng)200包含具有包含于具有運(yùn)用強(qiáng)化的晶片接合而接合在一起的堆疊的第一裝置晶片202及第二裝置晶片216的實(shí)例堆疊式三維集成電路中的多個(gè)圖像傳感器像素的實(shí)例像素陣列232。如所描繪的實(shí)例中展示，成像系統(tǒng)200包含耦合到控制電路238及讀出電路234的像素陣列232，讀出電路234耦合到功能邏輯236。在所說明的實(shí)例中，第一裝置晶片202包含像素支持電路，例如讀出電路234、功能邏輯236及控制電路238，且第二裝置晶片216包含像素陣列232。
[0021]在一個(gè)實(shí)例中，像素陣列232為圖像傳感器像素(舉例來說，像素Pl、P2……Pn)的二維(2D)陣列。如所說明，每一像素布置成行(舉例來說，行Rl到Ry)及列(舉例來說，列Cl到Cx)以獲取個(gè)人、位置、物體等等的圖像數(shù)據(jù)，接著可使用所述圖像數(shù)據(jù)再現(xiàn)所述個(gè)人、位置、物體等等的2D圖像。
[0022]在一個(gè)實(shí)例中，在每一像素已獲取其圖像數(shù)據(jù)或圖像電荷之后，由讀出電路234經(jīng)由位線240讀出圖像數(shù)據(jù)且接著將其傳送到功能邏輯236。在一個(gè)實(shí)例中，經(jīng)由導(dǎo)體及導(dǎo)電材料經(jīng)由強(qiáng)化的晶片接合區(qū)域提供第一裝置晶片202與第二裝置晶片216之間經(jīng)由位線240的連接，例如(舉例來說)如上文圖1A到IF中所說明及描述。在各種實(shí)例中，讀出電路234可包含放大電路、模/數(shù)(ADC)轉(zhuǎn)換電路或其它。功能邏輯236可簡單地存儲圖像數(shù)據(jù)或甚至通過應(yīng)用后圖像效果(舉例來說，剪裁、旋轉(zhuǎn)、移除紅眼、調(diào)整亮度、調(diào)整對比度或其它)操縱所述圖像數(shù)據(jù)。在一個(gè)實(shí)例中，讀出電路234可沿著讀出列線一次讀出一行圖像數(shù)據(jù)(已說明)，或可使用例如串行讀出或同時(shí)全并行讀出所有像素的多種其它技術(shù)(未說明)來讀出所述圖像數(shù)據(jù)。
[0023]在一個(gè)實(shí)例中，控制電路238耦合到像素陣列232以控制像素陣列232的操作特性。在一個(gè)實(shí)例中，還可經(jīng)由導(dǎo)體及導(dǎo)電材料經(jīng)由強(qiáng)化的晶片接合區(qū)域提供控制電路238與像素陣列232之間的連接，例如(舉例來說)如上文圖1A到IF中所說明及描述。在一個(gè)實(shí)例中，控制電路238可產(chǎn)生用于控制圖像獲取的快門信號。在一個(gè)實(shí)例中，所述快門信號為全局快門信號，其用于同時(shí)啟用像素陣列232內(nèi)的所有像素以在單個(gè)獲取窗期間同時(shí)俘獲其相應(yīng)的圖像數(shù)據(jù)。在另一個(gè)實(shí)例中，所述快門信號為滾動快門信號，使得在連續(xù)獲取窗期間循序地啟用像素的每一行、列或群組。
[0024]本發(fā)明所說明的實(shí)例的以上描述，包含說明書摘要中所描述的內(nèi)容，不希望為詳盡的或被限于所揭示的精確形式。雖然出于說明的目的，本文中描述本發(fā)明的特定實(shí)施例及實(shí)例，但在不背離本發(fā)明的更廣泛精神及范圍的情況下，多種等效修改為可能的。事實(shí)上，應(yīng)了解，出于闡釋目的提供特定實(shí)例電壓、電流、頻率、功率范圍值、時(shí)間等等，且還可在根據(jù)本發(fā)明的教示的其它實(shí)施例及實(shí)例中使用其它值。
[0025]鑒于以上詳細(xì)描述，可對本發(fā)明的實(shí)例做出這些修改。所附權(quán)利要求書中所使用的術(shù)語不應(yīng)解釋為將本發(fā)明限于說明書及權(quán)利要求書中揭示的特定實(shí)施例。實(shí)情是，所述范圍將完全由所附權(quán)利要求確定，所述權(quán)利要求應(yīng)根據(jù)權(quán)利要求解釋的公認(rèn)原則來解釋。因此，本說明書及諸圖應(yīng)認(rèn)為是說明性的而非限制性的。
【主權(quán)項(xiàng)】
1.一種集成電路系統(tǒng)，其包括: 第一裝置晶片，其具有接近包含安置于第一電介質(zhì)層內(nèi)的第一導(dǎo)體的第一金屬層的第一半導(dǎo)體層； 第二裝置晶片，其具有接近包含安置于第二電介質(zhì)層內(nèi)的第二導(dǎo)體的第二金屬層的第二半導(dǎo)體層； 晶片接合區(qū)域，其安置于所述第一裝置晶片的所述第一電介質(zhì)層的前側(cè)與所述第二裝置晶片的所述第二電介質(zhì)層的前側(cè)的界面處，使得晶片接合區(qū)域?qū)⑺龅谝谎b置晶片接合到所述第二裝置晶片，其中所述晶片接合區(qū)域包含具有比所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的電介質(zhì)材料高的硅濃度的電介質(zhì)材料；以及 導(dǎo)電路徑，其將所述第一導(dǎo)體耦合到所述第二導(dǎo)體，其中所述導(dǎo)電路徑形成于在所述第一導(dǎo)體與所述第二導(dǎo)體之間穿過所述晶片接合區(qū)域蝕刻出的腔中。2.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中穿過所述晶片接合區(qū)域蝕刻出的所述腔的蝕刻剖面為完全垂直的，使得穿過所述晶片接合區(qū)域蝕刻出的所述腔不存在非垂直蝕刻剖面。3.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中所述晶片接合區(qū)域的所述電介質(zhì)材料的所述較高硅濃度導(dǎo)致小于穿過所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的所述電介質(zhì)材料的蝕刻速率的蝕刻速率。4.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中從所述第二裝置晶片的背側(cè)穿過所述第二半導(dǎo)體層蝕刻出穿過所述晶片接合區(qū)域蝕刻出的所述腔。5.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中形成于穿過所述晶片接合區(qū)域蝕刻出的所述腔中的所述導(dǎo)電路徑填充有使所述第一導(dǎo)體耦合到所述第二導(dǎo)體的導(dǎo)電材料。6.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中所述晶片接合區(qū)域以及所述第一電介質(zhì)層及所述第二電介質(zhì)層包括二氧化硅或氮化硅中的一者。7.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中所述晶片接合區(qū)域以及所述第一電介質(zhì)層及所述第二電介質(zhì)層包括二氧化硅，其中所述晶片接合區(qū)域的所述二氧化硅具有比所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的二氧化硅高的所述硅濃度。8.根據(jù)權(quán)利要求7所述的集成電路系統(tǒng)，其中所述晶片接合區(qū)域中的硅氧比為5:1。9.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中所述晶片接合區(qū)域包括在氧化物沉積期間的具有所述較高硅濃度的所述電介質(zhì)材料的原位沉積。10.根據(jù)權(quán)利要求1所述的集成電路系統(tǒng)，其中所述第一裝置晶片及第二裝置晶片中的一者包括成像器芯片，且所述第一裝置晶片及第二裝置晶片中的另一者包括處理芯片。11.一種成像系統(tǒng)，其包括: 像素陣列，其具有多個(gè)圖像傳感器像素，其中所述像素陣列包含于集成電路系統(tǒng)中，所述集成電路系統(tǒng)包含: 第一裝置晶片，其具有接近包含安置于第一電介質(zhì)層內(nèi)的第一導(dǎo)體的第一金屬層的第一半導(dǎo)體層； 第二裝置晶片，其具有接近包含安置于第二電介質(zhì)層內(nèi)的第二導(dǎo)體的第二金屬層的第二半導(dǎo)體層； 晶片接合區(qū)域，其安置于所述第一裝置晶片的所述第一電介質(zhì)層的前側(cè)與所述第二裝置晶片的所述第二電介質(zhì)層的前側(cè)的界面處，使得晶片接合區(qū)域?qū)⑺龅谝谎b置晶片接合到所述第二裝置晶片，其中所述晶片接合區(qū)域包含具有比所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的電介質(zhì)材料高的硅濃度的電介質(zhì)材料；以及 導(dǎo)電路徑，其將所述第一導(dǎo)體耦合到所述第二導(dǎo)體，其中所述導(dǎo)電路徑形成于在所述第一導(dǎo)體與所述第二導(dǎo)體之間穿過所述晶片接合區(qū)域蝕刻出的腔中； 控制電路，其耦合到所述像素陣列以控制所述像素陣列的操作；以及 讀出電路，其耦合到所述像素陣列以從所述多個(gè)圖像傳感器像素讀出圖像數(shù)據(jù)。12.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中穿過所述晶片接合區(qū)域蝕刻出的所述腔的蝕刻剖面為完全垂直的，使得穿過所述晶片接合區(qū)域蝕刻出的所述腔不存在非垂直蝕刻剖面。13.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中所述晶片接合區(qū)域的所述電介質(zhì)材料的所述較高硅濃度導(dǎo)致小于穿過所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的所述電介質(zhì)材料的蝕刻速率的蝕刻速率。14.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中從所述第二裝置晶片的背側(cè)穿過所述第二半導(dǎo)體層蝕刻出穿過所述晶片接合區(qū)域蝕刻出的所述腔。15.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中形成于穿過所述晶片接合區(qū)域蝕刻出的所述腔中的所述導(dǎo)電路徑填充有使所述第一導(dǎo)體耦合到所述第二導(dǎo)體的導(dǎo)電材料。16.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中所述晶片接合區(qū)域以及所述第一電介質(zhì)層及所述第二電介質(zhì)層包括二氧化硅或氮化硅中的一者。17.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中所述晶片接合區(qū)域以及所述第一電介質(zhì)層及所述第二電介質(zhì)層包括二氧化硅，其中所述晶片接合區(qū)域的所述二氧化硅具有比所述第一裝置晶片及所述第二裝置晶片的所述第一電介質(zhì)層及所述第二電介質(zhì)層的二氧化硅高的所述硅濃度。18.根據(jù)權(quán)利要求16所述的成像系統(tǒng)，其中所述晶片接合區(qū)域中的硅氧比為5:1。19.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中所述晶片接合區(qū)域包括在氧化物沉積期間的具有所述較高硅濃度的所述電介質(zhì)材料的原位沉積。20.根據(jù)權(quán)利要求11所述的成像系統(tǒng)，其中所述第一裝置晶片及第二裝置晶片中的一者包含所述像素陣列，且所述第一裝置晶片及第二裝置晶片中的另一者包含所述控制電路及所述讀出電路。
【文檔編號】H01L23/485GK106067454SQ201610090300
【公開日】2016年11月2日
【申請日】2016年2月18日 公開號201610090300.2, CN 106067454 A, CN 106067454A, CN 201610090300, CN-A-106067454, CN106067454 A, CN106067454A, CN201610090300, CN201610090300.2
【發(fā)明人】戴信能, 翁鴻銘, 邁克爾·陳, C-H·吳
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