專利名稱：數(shù)模轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及電子技術(shù)領(lǐng)域，尤其涉及一種數(shù)模轉(zhuǎn)換器。
背景技術(shù)：
數(shù)模轉(zhuǎn)換器(Digital-to-Analog Converter，簡稱DAC)將數(shù)字信號轉(zhuǎn)變?yōu)榭梢匀藶楦杏X的模擬信號，通常是將數(shù)字碼通過權(quán)重加和轉(zhuǎn)變?yōu)橄鄳?yīng)的電壓信號。DAC可以應(yīng)用于視頻、圖象處理及無線領(lǐng)域的應(yīng)用中，但并不局限于此。在以上應(yīng)用中往往需要具有高速高精度DAC，提高速度和分辨率往往需要增加設(shè)計(jì)成本和功耗。因此，從系統(tǒng)及方法層面來提高DAC的性能變得尤為重要。圖1是一個(gè)典型的過采樣SIGMA-DELTA DAC的示意圖。如圖1所示，SIGMA-DELTA 調(diào)制器102將M位輸入信號150通過調(diào)制轉(zhuǎn)變?yōu)镹位調(diào)制信號，M > N，然后通過譯碼器104 轉(zhuǎn)變?yōu)?~N位溫度計(jì)碼，再通過擾頻器106對溫度計(jì)碼動(dòng)態(tài)匹配，最后DAC電路108將動(dòng)態(tài)匹配后的代碼轉(zhuǎn)變?yōu)槟M信號152。當(dāng)調(diào)制器102中量化器的量化位數(shù)從N位增加到N+1 位時(shí)，譯碼器104的輸出線從2~N根增加到2~ (N+1)根，擾頻器106中的動(dòng)態(tài)算法單元和 DAC電路108中的DAC單元也要增加一倍。舉例來說，當(dāng)N從6增加到7時(shí)，譯碼器104的輸出線從64增加到128，動(dòng)態(tài)算法單元和DAC單元也要從64個(gè)增加到1 個(gè)。現(xiàn)有技術(shù)中存在這樣一種DAC，結(jié)構(gòu)上相當(dāng)于一個(gè)級聯(lián)調(diào)制器，后一級的輸入為前一級輸出的量化噪聲，最終通過模擬部分加和抵消了第一級量化噪聲，最終只留下了高階調(diào)制的量化噪聲。在這種結(jié)構(gòu)中，信號只存在于第一級調(diào)制器中，后級調(diào)制器只含噪聲，可以通過提高調(diào)制器的階數(shù)，將帶內(nèi)噪聲移到帶外，因此帶外噪聲較高。如果要從整體降低帶內(nèi)帶外噪聲，在調(diào)制器中采用量化位數(shù)更多的量化器是主要途徑。但是，量化器的量化位數(shù)增加會(huì)帶來電流源的靜態(tài)不匹配誤差，開關(guān)的非理想特性等非理想因素，這些因素會(huì)導(dǎo)致諧波的產(chǎn)生，惡化輸出信號質(zhì)量。另外，量化器的量化位數(shù)增加也需要相應(yīng)地增加動(dòng)態(tài)算法單元和DAC單元的個(gè)數(shù)，導(dǎo)致功耗和DAC整體面積的增加。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種數(shù)模轉(zhuǎn)換器，用以在降低帶內(nèi)帶外噪聲的同時(shí)避免量化器的量化位數(shù)增加導(dǎo)致功耗和DAC整體面積增加的問題。本發(fā)明實(shí)施例提供的一種數(shù)模轉(zhuǎn)換器，包括主調(diào)制器，用于將輸入的M位數(shù)字信號調(diào)制為N位數(shù)字信號，M、N為正整數(shù)，M > N；輔調(diào)制器，與所述主調(diào)制器連接，用于將所述N位數(shù)字信號調(diào)制為B位數(shù)字信號， B為正整數(shù)，B <N;延遲單元，與所述主調(diào)制器連接，用于對所述N位數(shù)字信號進(jìn)行延遲處理；減法器，分別與所述延遲單元和輔調(diào)制器連接，用于將延遲后的N位數(shù)字信號減CN 102545905 A去所述輔調(diào)制器輸出的B位數(shù)字信號，得到(N-B+1)位量化噪聲信號；第一處理模塊，用于對所述輔調(diào)制器輸出的B位數(shù)字信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到第一模擬信號；第二處理模塊，用于對所述減法器輸出的(N-B+1)位量化噪聲信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到模擬噪聲信號；加法器，分別與所述第一處理模塊和第二處理模塊連接，用于將所述第一模擬信號與模擬噪聲信號相加，得到第二模擬信號并輸出。本發(fā)明實(shí)施例采用了在主調(diào)制器之后級聯(lián)一個(gè)量化位數(shù)少的輔調(diào)制器的技術(shù)手段，避免了主調(diào)制器量化位數(shù)多導(dǎo)致的功耗和DAC整體面積增加的問題，降低了電流源的靜態(tài)不匹配誤差、開關(guān)的非理想特性等非理想因素；并且采用了第二處理模塊對主調(diào)制器和輔調(diào)制器輸出信號相減得到的量化噪聲信號進(jìn)行處理得到噪聲模擬信號，將噪聲模擬信號與第一處理模塊對輔調(diào)制器的輸出進(jìn)行處理得到的第一模擬信號相加，得到第二模擬信號的技術(shù)手段，可以降低帶內(nèi)帶外噪聲，獲得較低的總諧波失真。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖Ia為本發(fā)明實(shí)施例提供的一種數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖Ib為圖Ia所示實(shí)施例中第一處理模塊的一種結(jié)構(gòu)示意圖；圖Ic為圖Ia所示實(shí)施例中第二處理模塊的一種結(jié)構(gòu)示意圖；圖2為圖Ib所示實(shí)施例中第一數(shù)模轉(zhuǎn)換電路的電路示意圖；圖3為圖Ic所示實(shí)施例中第二數(shù)模轉(zhuǎn)換電路的電路示意圖；圖4為第一 DAC單元與運(yùn)算放大器的電路示意圖；圖5為圖Ia所示實(shí)施例中第一處理模塊的又一結(jié)構(gòu)示意圖；圖6為圖5所示實(shí)施例中冗余邏輯單元的一種電路示意圖；圖7為圖6所示冗余邏輯單元的一種信號時(shí)序圖；圖8為全差分的第一 DAC單元、冗余轉(zhuǎn)換單元和運(yùn)算放大器的一種電路示意圖。
具體實(shí)施例方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。圖Ia為本發(fā)明實(shí)施例提供的一種數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)示意圖。如圖Ia所示，該數(shù)模轉(zhuǎn)換器包括主調(diào)制器11，用于將輸入的M位數(shù)字信號調(diào)制為N位數(shù)字信號，M、N為正整數(shù)，M > N ；
輔調(diào)制器12，與主調(diào)制器11連接，用于將所述N位數(shù)字信號調(diào)制為B位數(shù)字信號， B為正整數(shù)，B < N;延遲單元13，與主調(diào)制器11連接，用于對所述N位數(shù)字信號進(jìn)行延遲處理；減法器14，分別與延遲單元13和輔調(diào)制器12連接，用于將延遲后的N位數(shù)字信號減去所述輔調(diào)制器輸出的B位數(shù)字信號，得到(N-B+1)位量化噪聲信號；第一處理模塊15，用于對輔調(diào)制器12輸出的B位數(shù)字信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到第一模擬信號；第二處理模塊16，用于對減法器14輸出的(N-B+1)位量化噪聲信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到模擬噪聲信號；加法器17，分別與第一處理模塊15和第二處理模塊16連接，用于將所述第一模擬信號與模擬噪聲信號相加，得到第二模擬信號并輸出。具體地，輔調(diào)制器12可以采用一階或高階調(diào)制器實(shí)現(xiàn)，較優(yōu)地，為了電路設(shè)計(jì)簡單，采用一階調(diào)制器實(shí)現(xiàn)。假設(shè)主調(diào)制器11的輸出信號為A，輔調(diào)制器12的噪聲傳遞函數(shù)NTF為H1，且量化噪聲為E1，則輔調(diào)制器12的輸出信號為B = A+H1*E1 ；減法器14將延遲后的主調(diào)制器11的輸出信號和輔調(diào)制器12的輸出信號相減后得到的量化噪聲信號為-H1*E1，可以用N-B+1比特表示。輔調(diào)制器12的輸出信號和該量化噪聲信號分別經(jīng)過第一處理模塊15、第二處理模塊16處理后轉(zhuǎn)變?yōu)槟M信號相加，最后得到該數(shù)模轉(zhuǎn)換器的輸出信號A。通常，處理模塊可以由譯碼器、擾頻器和數(shù)模轉(zhuǎn)換電路組成。圖Ib為圖Ia所示實(shí)施例中第一處理模塊的一種結(jié)構(gòu)示意圖。圖Ic為圖Ia所示實(shí)施例中第二處理模塊的一種結(jié)構(gòu)示意圖。如圖lb、lc所示，第一處理模塊15包括依次連接的第一譯碼器151、第一擾頻器152和第一數(shù)模轉(zhuǎn)換電路153，第二處理模塊16包括依次連接的第二譯碼器161、第二擾頻器162和第二數(shù)模轉(zhuǎn)換電路163。舉例來說，如果主調(diào)制器11的輸出信號是7比特(bits)，輔調(diào)制器12的輸出信號是4bits，相減后的量化噪聲信號也為N-B+1 = 4bits，這樣第一數(shù)模轉(zhuǎn)換電路中的DAC單元就可以從由原來的2~7 = 1 個(gè)減小到了 2~4 = 32個(gè)，雖然第二數(shù)模轉(zhuǎn)換電路中也需要了 2~4 = 32個(gè)DAC單元，但總的DAC單元數(shù)也僅為32+32 = 64個(gè)，遠(yuǎn)少于1 個(gè)。另外， 由于減法器14輸出的4bits是噪聲信號，不是數(shù)據(jù)信號，在加法器17處不會(huì)引起兩路諧波相加的問題，且數(shù)據(jù)信號從7bits降到4bits有助于降低靜態(tài)不匹配誤差、開關(guān)的非理想特性等非理想因素等。為了盡量減少總的DAC單元的數(shù)量，在N —定的情況下，要使得2~B+2~ (N-B+1)最小，也就是，當(dāng)N為奇數(shù)時(shí)，B取值為(N+1) /2，當(dāng)N為偶數(shù)時(shí)，B取值為N/2或N/2+1。圖2為圖Ib所示實(shí)施例中第一數(shù)模轉(zhuǎn)換電路的電路示意圖。如圖2所示，第一數(shù)模轉(zhuǎn)換電路153包括第一鎖存器(LATCH)21，用于根據(jù)第一擾頻器152輸出的第一轉(zhuǎn)換控制信號，輸出 2"B對第一控制信號和第二控制信號，每對第一控制信號和第二控制信號互為非；2"B個(gè)第一 DAC單元22，用于分別根據(jù)第一鎖存器21輸出的2~B對第一控制信號和第二控制信號，進(jìn)行數(shù)模轉(zhuǎn)換，得到所述第一模擬信號；每個(gè)第一 DAC單元22包括
第一電流源221、第一金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (Metal-Oxide-Semiconductor Field-Effect Transistor,簡稱 MOSFET)222 和第二 M0SFET223，第一電流源221通過第一加和點(diǎn)2 分別連接第一 M0SFET222、第二 M0SFET223 的源極，第一 M0SFET222、第二 M0SFET223的漏極分別連接第一 DAC單元22的輸出正端、輸出負(fù)端，第一 M0SFET222、第二 M0SFET223的柵極分別連接第一鎖存器21以接收輸入的所述第一控制信號、第二控制信號，第一 M0SFET222、第二 M0SFET223為參數(shù)相同的負(fù)極性(N 型)MOSFET。具體地，第一控制信號和第二控制信號互為“非”是指，當(dāng)?shù)谝豢刂菩盘枮楦唠娖綍r(shí)第二控制信號為低電平，反之也是如此。圖3為圖Ic所示實(shí)施例中第二數(shù)模轉(zhuǎn)換電路的電路示意圖。如圖3所示，第二數(shù)模轉(zhuǎn)換電路163包括第二鎖存器31，用于根據(jù)第二擾頻器162輸出的第二轉(zhuǎn)換控制信號，輸出2~B對第三控制信號和第四控制信號，每對第三控制信號和第四控制信號互為非；2"B個(gè)第二 DAC單元32，用于分別根據(jù)第二鎖存器31輸出的2~B對第三控制信號和第四控制信號，進(jìn)行數(shù)模轉(zhuǎn)換，得到所述模擬噪聲信號；每個(gè)第二 DAC單元32包括第二電流源321、第三M0SFET322和第四M0SFET323，第二電流源321通過第二加和點(diǎn)3 分別連接第三M0SFET322、第四M0SFET323的源極，第三M0SFET322、第四 M0SFET323的漏極分別連接第二 DAC單元的輸出正端、輸出負(fù)端，第三M0SFET322、第四 M0SFET323的柵極分別連接第二鎖存器31以接收輸入的所述第三控制信號、第四控制信號，第三M0SFET322、第四M0SFET323為參數(shù)相同的負(fù)極性(N型)M0SFET。通常，第一數(shù)模轉(zhuǎn)換電路153和第二數(shù)模轉(zhuǎn)換電路IM輸出的電流信號還可以通過電流電壓轉(zhuǎn)換器轉(zhuǎn)換成電壓信號。對應(yīng)地，該數(shù)模轉(zhuǎn)換器還包括2"B個(gè)第一電流電壓轉(zhuǎn)換器和2~B個(gè)第二電流電壓轉(zhuǎn)換器，每個(gè)第一 DAC單元22 的輸出正端和輸出負(fù)端通過對應(yīng)的第一電流電壓轉(zhuǎn)換器與加法器17連接，每個(gè)第二 DAC單元32的輸出正端和輸出負(fù)端通過對應(yīng)的第二電流電壓轉(zhuǎn)換器與加法器17連接。具體地，第一電流電壓轉(zhuǎn)換器和第二電流電壓轉(zhuǎn)換器均可以通過運(yùn)算放大器實(shí)現(xiàn)。圖4為第一 DAC單元與運(yùn)算放大器的電路示意圖。如圖4所示，第一 DAC單元22的輸出正端和輸出負(fù)端分別連接運(yùn)算放大器(Operational Amplif ier，簡稱0ΡΑΜΡ)的兩個(gè)輸入端。假設(shè)如果運(yùn)算放大器是理想的，則其兩個(gè)輸入端的電壓Va、Vb相等，但在深亞微米工藝下，要求寬帶寬高增益通常使運(yùn)算放大器的設(shè)計(jì)復(fù)雜化，且功耗可能增加，因此通常兩個(gè)輸入端的電壓Va、Vb會(huì)隨DAC單元的輸出電流變化而變化；在動(dòng)態(tài)元件匹配(Dynamic Element Matching，簡稱DEM)的情況下，兩個(gè)輸入端的電壓Va、Vb的電壓差會(huì)通過電流源漏端的寄生電容產(chǎn)生與信號相關(guān)的電荷轉(zhuǎn)移，導(dǎo)致諧波的生成。為了抑制運(yùn)算放大器兩個(gè)輸入端的電壓Va、Vb的電壓差導(dǎo)致的諧波，在本發(fā)明的一個(gè)可選的實(shí)施例中，在第一處理模塊15中增加一路和第一數(shù)模轉(zhuǎn)換電路同樣的冗余電路，使得每一個(gè)預(yù)設(shè)周期都有相同的電荷轉(zhuǎn)移，這樣電荷轉(zhuǎn)移的誤差就與輸入信號的頻率無關(guān)，也就是說，通過每個(gè)預(yù)設(shè)周期都注入相同的電荷能量，原本的諧波就可以轉(zhuǎn)變?yōu)楦哳l噪聲，這部分噪聲可以被后級濾波器濾除，最終獲得高性能的輸出信號。圖5為圖Ia所示實(shí)施例中第一處理模塊的又一結(jié)構(gòu)示意圖。如圖5所示，在圖Ib所示實(shí)施例的基礎(chǔ)上，該第一處理模塊15還包括冗余邏輯單元154，與第一擾頻器152和第一數(shù)模轉(zhuǎn)換電路153連接，用于根據(jù)第一擾頻器152輸出的轉(zhuǎn)換控制信號進(jìn)行冗余邏輯處理，輸出轉(zhuǎn)換控制信號和冗余控制信號，所述轉(zhuǎn)換控制信號和冗余控制信號互為冗余；冗余數(shù)模轉(zhuǎn)換電路155，與冗余邏輯單元IM和第一數(shù)模轉(zhuǎn)換電路153連接，用于根據(jù)所述冗余控制信號，進(jìn)行數(shù)模轉(zhuǎn)換，得到冗余模擬信號。具體地，冗余數(shù)模轉(zhuǎn)換155包括第三鎖存器，用于根據(jù)所述冗余控制信號，輸出2~B對第五控制信號和第六控制信號，每對第五控制信號和第六控制信號互為非，所述第五控制信號與所述第一控制信號互為冗余，所述第六控制信號與所述第二控制信號互為冗余；2"B個(gè)冗余轉(zhuǎn)換單元，與所述2~B個(gè)第一 DAC單元對應(yīng)，用于分別根據(jù)所述第三鎖存器輸出的2~B對第五控制信號和第六控制信號，進(jìn)行數(shù)模轉(zhuǎn)換，得到冗余模擬信號；每個(gè)冗余轉(zhuǎn)換單元包括處于高阻態(tài)的第三加和點(diǎn)、第五MOSFET和第六M0SFET，所述第三加和點(diǎn)分別連接所述第五M0SFET、第六MOSFET的源極，所述第五M0SFET、第六MOSFET的漏極分別連接對應(yīng)的第一DAC單元的輸出正端、輸出負(fù)端，所述第五M0SFET、第六MOSFET的柵極分別輸入所述第五控制信號、第六控制信號。這里處于高阻態(tài)的第三加和點(diǎn)可以采用現(xiàn)有技術(shù)中的方法實(shí)現(xiàn)，比如將第三加和點(diǎn)連接第七M(jìn)OSFET的漏極，所述第七M(jìn)OSFET的源極和柵極接地，所述第七M(jìn)OSFET為正極性(P 型)MOSFET。第五控制信號與第一控制信號互為冗余是指，在每個(gè)預(yù)設(shè)周期，第五控制信號與第一控制信號的同向電平跳變次數(shù)之和等于1，也就是說，在每個(gè)預(yù)設(shè)周期都存在一次第一控制信號或第五控制信號的同向電平跳變，即每個(gè)預(yù)設(shè)周期所述第五控制信號與所述第一控制信號從低到高的電平跳變次數(shù)之和等于1，或所述第五控制信號與所述第一控制信號從高到低的電平跳變次數(shù)之和等于1 ；第六控制信號與第二控制信號互為冗余是指，在每個(gè)預(yù)設(shè)周期，第六控制信號與第二控制信號的同向電平跳變次數(shù)之和等于1，也就是說，在每個(gè)預(yù)設(shè)周期都存在一次第二控制信號或第六控制信號的同向電平跳變，即每個(gè)預(yù)設(shè)周期所述第六控制信號與所述第二控制信號從低到高的的電平跳變次數(shù)之和等于1或所述第六控制信號與所述第二控制信號從高到低的的電平跳變次數(shù)之和等于1。第一 M0SFET222、第二 M0SFET223、第五MOSFET和第六MOSFET參數(shù)相同，使得第一 DAC單元22中第一加和點(diǎn)2 的寄生電容的容值與冗余轉(zhuǎn)換單元中第三加和點(diǎn)的寄生電容的容值相等。假設(shè)第一加和點(diǎn)2M和第三加和點(diǎn)寄生電容的容值均為C，每個(gè)預(yù)設(shè)周期第一控制信號或第五控制信號的電壓變化的絕對值均為△ V，對應(yīng)地，每個(gè)預(yù)設(shè)周期第二控制線信號或第六控制信號的電壓變化的絕對值也為△￥，則每個(gè)預(yù)設(shè)周期從第一 DAC單元的輸出正端通過第一加和點(diǎn)或第三加和點(diǎn)轉(zhuǎn)移到輸出負(fù)端的電荷量均為C*AV，或是每個(gè)預(yù)設(shè)周期從輸出負(fù)端通過第一加和點(diǎn)或第三加和點(diǎn)221轉(zhuǎn)移到輸出正端的電荷量均為C*AV。 這里的預(yù)設(shè)周期較優(yōu)地可以設(shè)為2倍的時(shí)鐘周期。圖6為圖5所示實(shí)施例中冗余邏輯單元的一種電路示意圖。如圖6所示，F(xiàn)lip_flop為觸發(fā)器，XOR為異或運(yùn)算單元，MUX2為多路選擇器，冗余邏輯單元接收第一擾頻器輸出的轉(zhuǎn)換控制信號Datajn，進(jìn)行冗余邏輯處理后，得到互為冗余的轉(zhuǎn)換控制信號Data_ out和冗余控制信號Data_COmp。應(yīng)用中，可以不用嚴(yán)格的按照預(yù)設(shè)周期實(shí)現(xiàn)轉(zhuǎn)換控制信號和冗余控制信號的跳變。圖7為圖6所示冗余邏輯單元的一種信號時(shí)序圖。如圖7所示， CLK為時(shí)鐘信號，Data_0ut用于產(chǎn)生控制第一數(shù)模轉(zhuǎn)換電路中第一 DAC單元的MOSFET的開關(guān)信號，即第一控制信號和第二控制信號，Data_Comp用于產(chǎn)生控制冗余數(shù)模轉(zhuǎn)換電路中冗余轉(zhuǎn)換單元的MOSFET的開關(guān)信號，即第五控制信號和第六控制信號，只要開關(guān)信號從低到高或從高到低電平轉(zhuǎn)換一次，就會(huì)產(chǎn)生一次電荷轉(zhuǎn)移。加入冗余邏輯單元和冗余數(shù)模轉(zhuǎn)換電路后，只要第一 DAC單元沒有電荷轉(zhuǎn)移到輸出正端或輸出負(fù)端，則對應(yīng)的冗余轉(zhuǎn)換單元就會(huì)轉(zhuǎn)移電荷到輸出正端或輸出負(fù)端。圖7所示的時(shí)序產(chǎn)生的電荷轉(zhuǎn)移的能量主要集中在大約Fs/2處，其中Fs為CLK的頻率，也就是采樣頻率；這部分能量可以被后級低通濾波器濾除ο為了提高輸出信號的幅度，在本發(fā)明的又一可選的實(shí)施例中，第一 DAC單元對稱地增加與圖3所示電路類似的電路，冗余轉(zhuǎn)換單元也相應(yīng)地增加，形成了全差分的第一 DAC 單元和冗余轉(zhuǎn)換單元。具體地，第一 DAC單元還包括電流阱、第八MOSFET和第九M0SFET， 所述電流阱通過第四加和點(diǎn)分別連接所述第八M0SFET、第九MOSFET的源極，所述第八 M0SFET、第九MOSFET的漏極分別連接所述第一數(shù)模轉(zhuǎn)換電路的輸出正端、輸出負(fù)端，所述第八M0SFET、第九MOSFET的柵極分別輸入所述第二控制信號、第一控制信號；所述冗余轉(zhuǎn)換單元還包括第十M0SFET、第i^一 MOSFET和第十二 M0SFET，所述第十MOSFET的漏極通過第五加和點(diǎn)分別連接所述第i^一M0SFET、第十二MOSFET的源極，所述第十一 M0SFET、第十而MOSFET的漏極分別連接所述第一數(shù)模轉(zhuǎn)換電路的輸出正端、輸出負(fù)端，所述第十一 M0SFET、第十二 MOSFET的柵極分別輸入所述第六控制信號、第五控制信號， 所述第十MOSFET的源極和柵極接地；所述第八M0SFET、第九M0SFET、第^^一 MOSFET和第十二 MOSFET為參數(shù)相同的N 型MOSFET，所述第十MOSFET為N型MOSFET。這里的電流阱可以采用現(xiàn)有技術(shù)中的任意電流阱實(shí)現(xiàn)，比如通過一 N型MOSFET實(shí)現(xiàn)，具體地可以將第四加和點(diǎn)連接該N型MOSFET的漏極，將該N型MOSFET的源極接地，柵極接一偏置電壓，本實(shí)施例對此不作限定。圖8為全差分的第一 DAC單元、冗余轉(zhuǎn)換單元和運(yùn)算放大器的一種電路示意圖。為了將主調(diào)制器轉(zhuǎn)移的帶外噪聲和第一數(shù)模轉(zhuǎn)換電路、冗余轉(zhuǎn)換電路中電荷轉(zhuǎn)移產(chǎn)生的高頻噪聲濾除，在本發(fā)明的又一可選的實(shí)施例中，該數(shù)模轉(zhuǎn)換器還包括低通濾波器，與加法器17連接。另外，由于主調(diào)制器的量化位數(shù)多，可以減小帶外噪聲，從而緩解信號通路對低通濾波器的要求。本發(fā)明實(shí)施例采用了在主調(diào)制器之后級聯(lián)一個(gè)量化位數(shù)少的輔調(diào)制器的技術(shù)手段，避免了主調(diào)制器量化位數(shù)多導(dǎo)致的功耗和DAC整體面積增加的問題，降低了電流源的靜態(tài)不匹配誤差、開關(guān)的非理想特性等非理想因素；并且采用了第二處理模塊對主調(diào)制器和輔調(diào)制器輸出信號相減得到的量化噪聲信號進(jìn)行處理得到噪聲模擬信號，將噪聲模擬信號與第一處理模塊對輔調(diào)制器的輸出進(jìn)行處理得到的第一模擬信號相加，得到第二模擬信號的技術(shù)手段，可以降低帶內(nèi)帶外噪聲，獲得較低的總諧波失真。進(jìn)一步地，本發(fā)明實(shí)施例通過增加一些簡單的冗余邏輯及冗余轉(zhuǎn)換電路，可以將電荷轉(zhuǎn)移引起的諧波移到Fs/2處， 最終被后級濾波器濾除，獲得高的信號質(zhì)量。另外，采用本發(fā)明，不用cascade電流鏡裝置來提高輸出阻抗及降低電流鏡漏端的寄生電容，降低了電路設(shè)計(jì)的復(fù)雜性，因此非常適合預(yù)深亞微米，低電壓下工作。 最后應(yīng)說明的是以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制； 盡管參照前述各實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然可以對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。
權(quán)利要求
1.一種數(shù)模轉(zhuǎn)換器，其特征在于，包括主調(diào)制器，用于將輸入的M位數(shù)字信號調(diào)制為N位數(shù)字信號，M、N為正整數(shù)，M > N ； 輔調(diào)制器，與所述主調(diào)制器連接，用于將所述N位數(shù)字信號調(diào)制為B位數(shù)字信號，B為正整數(shù)，B <N;延遲單元，與所述主調(diào)制器連接，用于對所述N位數(shù)字信號進(jìn)行延遲處理 減法器，分別與所述延遲單元和輔調(diào)制器連接，用于將延遲后的N位數(shù)字信號減去所述輔調(diào)制器輸出的B位數(shù)字信號，得到(N-B+1)位量化噪聲信號；第一處理模塊，用于對所述輔調(diào)制器輸出的B位數(shù)字信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到第一模擬信號；第二處理模塊，用于對所述減法器輸出的(N-B+1)位量化噪聲信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到模擬噪聲信號；加法器，分別與所述第一處理模塊和第二處理模塊連接，用于將所述第一模擬信號與模擬噪聲信號相加，得到第二模擬信號并輸出。
2.根據(jù)權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于，所述第一處理模塊包括依次連接的第一譯碼器、第一擾頻器和第一數(shù)據(jù)轉(zhuǎn)換電路；所述第一數(shù)模轉(zhuǎn)換電路包括第一鎖存器，用于根據(jù)所述第一擾頻器輸出的第一轉(zhuǎn)換控制信號，輸出2~B對第一控制信號和第二控制信號，每對第一控制信號和第二控制信號互為非；2"B個(gè)第一數(shù)模轉(zhuǎn)換單元，用于分別根據(jù)所述第一鎖存器輸出的2~B對第一控制信號和第二控制信號，進(jìn)行數(shù)模轉(zhuǎn)換，得到所述第一模擬信號； 每個(gè)第一數(shù)模轉(zhuǎn)換單元包括第一電流源、第一金屬氧化物半導(dǎo)體場效應(yīng)晶體管MOSFET和第二 M0SFET，所述第一電流源通過第一加和點(diǎn)分別連接所述第一 M0SFET、第二 MOSFET的源極，所述第一 M0SFET、 第二 MOSFET的漏極分別連接所述第一數(shù)模轉(zhuǎn)換單元的輸出正端、輸出負(fù)端，所述第一 M0SFET、第二 MOSFET的柵極分別連接所述第一鎖存器以接收輸入的所述第一控制信號、第二控制信號，所述第一 M0SFET、第二 MOSFET為參數(shù)相同的負(fù)極性(N型)M0SFET。
3.根據(jù)權(quán)利要求1或2所述的數(shù)模轉(zhuǎn)換器，其特征在于，所述第二處理模塊包括依次連接的第二譯碼器、第二擾頻器和第二數(shù)據(jù)轉(zhuǎn)換電路；所述第二數(shù)模轉(zhuǎn)換電路包括第二鎖存器，用于根據(jù)所述第二擾頻器輸出的第二轉(zhuǎn)換控制信號，輸出2~B對第三控制信號和第四控制信號，每對第三控制信號和第四控制信號互為非；2"B個(gè)第二數(shù)模轉(zhuǎn)換單元，用于分別根據(jù)所述第二鎖存器輸出的2~B對第三控制信號和第四控制信號，進(jìn)行數(shù)模轉(zhuǎn)換，得到所述模擬噪聲信號； 每個(gè)第二數(shù)模轉(zhuǎn)換單元包括第二電流源、第三MOSFET和第四M0SFET，所述第二電流源通過第二加和點(diǎn)分別連接所述第三M0SFET、第四MOSFET的源極，所述第三M0SFET、第四MOSFET的漏極分別連接所述第二數(shù)模轉(zhuǎn)換單元的輸出正端、輸出負(fù)端，所述第三M0SFET、第四MOSFET的柵極分別連接所述第二鎖存器以接收輸入的所述第三控制信號、第四控制信號，所述第三M0SFET、第四 MOSFET為參數(shù)相同的負(fù)極性(N型)MOSFET。
4.根據(jù)權(quán)利要求3所述的數(shù)模轉(zhuǎn)換器，其特征在于，還包括2~B個(gè)第一電流電壓轉(zhuǎn)換器和2~B個(gè)第二電流電壓轉(zhuǎn)換器，每個(gè)第一數(shù)模轉(zhuǎn)換單元的輸出正端和輸出負(fù)端通過對應(yīng)的第一電流電壓轉(zhuǎn)換器與所述加法器連接，每個(gè)第二數(shù)模轉(zhuǎn)換單元的輸出正端和輸出負(fù)端通過對應(yīng)的第二電流電壓轉(zhuǎn)換器與所述加法器連接。
5.根據(jù)權(quán)利要求4所述的數(shù)模轉(zhuǎn)換器，其特征在于，所述第一處理模塊還包括冗余邏輯單元，與所述第一擾頻器和第一數(shù)模轉(zhuǎn)換電路連接，用于根據(jù)所述第一擾頻器輸出的轉(zhuǎn)換控制信號進(jìn)行冗余邏輯處理，輸出轉(zhuǎn)換控制信號和冗余控制信號，所述轉(zhuǎn)換控制信號和冗余控制信號互為冗余；冗余數(shù)模轉(zhuǎn)換電路，與所述冗余邏輯單元和第一數(shù)模轉(zhuǎn)換電路連接，包括第三鎖存器，用于根據(jù)所述冗余控制信號，輸出2~B對第五控制信號和第六控制信號， 每對第五控制信號和第六控制信號互為非，所述第五控制信號與所述第一控制信號互為冗余，所述第六控制信號與所述第二控制信號互為冗余；2"B個(gè)冗余轉(zhuǎn)換單元，與所述2~B個(gè)第一數(shù)模轉(zhuǎn)換單元對應(yīng)，用于分別根據(jù)所述第三鎖存器輸出的2~B對第五控制信號和第六控制信號，進(jìn)行數(shù)模轉(zhuǎn)換，得到冗余模擬信號；每個(gè)冗余轉(zhuǎn)換單元包括處于高阻態(tài)的第三加和點(diǎn)、第五MOSFET和第六M0SFET，所述第三加和點(diǎn)分別連接所述第五M0SFET、第六MOSFET的源極，所述第五M0SFET、第六MOSFET的漏極分別連接對應(yīng)的第一數(shù)模轉(zhuǎn)換單元的輸出正端、輸出負(fù)端，所述第五M0SFET、第六MOSFET的柵極分別輸入所述第五控制信號、第六控制信號；第五M0SFET222和第六M0SFET223為與第一 M0SFET212、第二 M0SFET213參數(shù)相同的負(fù)極性(N 型)MOSFET。
6.根據(jù)權(quán)利要求5所述的數(shù)模轉(zhuǎn)換器，其特征在于，在每個(gè)預(yù)設(shè)周期，所述第五控制信號與所述第一控制信號從低到高的電平跳變次數(shù)之和等于1，所述第六控制信號與所述第二控制信號從低到高的的電平跳變次數(shù)之和等于1。
7.根據(jù)權(quán)利要求5或6所述的數(shù)模轉(zhuǎn)換器，其特征在于，在每個(gè)預(yù)設(shè)周期，所述第五控制信號與所述第一控制信號從高到低的電平跳變次數(shù)之和等于1，所述第六控制信號與所述第二控制信號從高到低的的電平跳變次數(shù)之和等于1。
8.根據(jù)權(quán)利要求5-7中任一項(xiàng)所述的數(shù)模轉(zhuǎn)換器，其特征在于，所述第三加和點(diǎn)連接第七M(jìn)OSFET的漏極，所述第七M(jìn)OSFET的源極和柵極接地，所述第七M(jìn)OSFET為正極性(P型) MOSFET。
9.根據(jù)權(quán)利要求5-7中任一項(xiàng)所述的數(shù)模轉(zhuǎn)換器，其特征在于，所述第一數(shù)模轉(zhuǎn)換單元還包括電流阱、第八MOSFET和第九M0SFET，所述電流阱通過第四加和點(diǎn)分別連接所述第八M0SFET、第九MOSFET的源極，所述第八M0SFET、第九MOSFET的漏極分別連接所述第一數(shù)模轉(zhuǎn)換電路的輸出正端、輸出負(fù)端，所述第八M0SFET、第九MOSFET的柵極分別輸入所述第二控制信號、第一控制信號；所述冗余轉(zhuǎn)換單元還包括第十M0SFET、第i^一 MOSFET和第十二 M0SFET，所述第十 MOSFET的漏極通過第五加和點(diǎn)分別連接所述第i^一 M0SFET、第十二 MOSFET的源極，所述第十一 M0SFET、第十而MOSFET的漏極分別連接所述第一數(shù)模轉(zhuǎn)換電路的輸出正端、輸出負(fù)端，所述第十一 M0SFET、第十二 MOSFET的柵極分別輸入所述第六控制信號、第五控制信號，所述第十MOSFET的源極和柵極接地；所述第八M0SFET、第九M0SFET、第^^一 MOSFET和第十二 MOSFET為參數(shù)相同的N型 MOSFET，所述第十 MOSFET 為 N 型 MOSFET。
10.根據(jù)權(quán)利要求4-9中任一項(xiàng)所述的數(shù)模轉(zhuǎn)換器，其特征在于，還包括低通濾波器， 與所述加法器連接。
全文摘要
本發(fā)明實(shí)施例提供一種數(shù)模轉(zhuǎn)換器，包括主調(diào)制器；輔調(diào)制器，與所述主調(diào)制器連接；延遲單元，與所述主調(diào)制器連接；減法器，分別與所述延遲單元和輔調(diào)制器連接；第一處理模塊，用于對所述輔調(diào)制器輸出的B位數(shù)字信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到第一模擬信號；第二處理模塊，用于對所述減法器輸出的(N-B+1)位量化噪聲信號依次進(jìn)行譯碼、動(dòng)態(tài)匹配和數(shù)模轉(zhuǎn)換，得到模擬噪聲信號；加法器，分別與所述第一處理模塊和第二處理模塊連接，用于將所述第一模擬信號與模擬噪聲信號相加，得到第二模擬信號并輸出。在主調(diào)制器之后級聯(lián)一個(gè)量化位數(shù)少的輔調(diào)制器避免了主調(diào)制器量化位數(shù)多導(dǎo)致的功耗和DAC整體面積增加的問題。
文檔編號H03M1/66GK102545905SQ20111044407
公開日2012年7月4日 申請日期2011年12月27日 優(yōu)先權(quán)日2011年12月27日
發(fā)明者劉永平, 郭書苞, 陳君, 雷工 申請人:華為技術(shù)有限公司