一種抗set的加固環(huán)形振蕩器的制造方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及振蕩器技術(shù)領(lǐng)域，尤其涉及一種抗單粒子瞬變(Single-EventTrans i ent，SET)的加固環(huán)形振蕩器。
【背景技術(shù)】
[0002]輻射環(huán)境中，高能粒子轟擊電路的敏感結(jié)點(diǎn)后，因碰撞電離出的〃電子-空穴〃對(duì)在晶體管電場(chǎng)和濃度梯度的作用下被傳輸和收集，從而使得輸出電壓或電流產(chǎn)生波動(dòng)，導(dǎo)致電路產(chǎn)生錯(cuò)誤的輸出，產(chǎn)生SET效應(yīng)。集成電路易于受到SET的影響而導(dǎo)致各種失效。
[0003]環(huán)形振蕩器主要用于時(shí)鐘產(chǎn)生、倍頻和頻率綜合等電路。環(huán)形振蕩器為典型的反饋系統(tǒng)，工作在周期性振蕩狀態(tài)，一個(gè)敏感結(jié)點(diǎn)產(chǎn)生錯(cuò)誤會(huì)隨著反饋傳輸至整個(gè)振蕩器，因此環(huán)形振蕩器對(duì)SET非常敏感。當(dāng)環(huán)形振蕩器受到高能粒子轟擊時(shí)，可能導(dǎo)致其輸出產(chǎn)生相位和頻率偏差，甚至振蕩中止(偶數(shù)級(jí)振蕩器尤為敏感)。
[0004]相關(guān)研究表明，利用增加環(huán)形振蕩器中延遲單元級(jí)數(shù)、改進(jìn)電路結(jié)構(gòu)等方法都可以達(dá)到加固環(huán)形振蕩器的效果，但是其加固效果有限。三模冗余技術(shù)利用三個(gè)電路副本獲得三個(gè)輸出信號(hào)，再通過(guò)多數(shù)表決方式確定有效輸出。當(dāng)某個(gè)電路副本受到SET干擾時(shí)，只要獲得多數(shù)結(jié)果就可以消除或減弱SET對(duì)于電路輸出的影響，使SET免疫成為可能。
[0005]圖1示出基于常規(guī)電壓控制振蕩器(Vo Itage-Contro I led Oscillator，VC0)直接采用三模冗余技術(shù)實(shí)現(xiàn)的VCO結(jié)構(gòu)，該VCO結(jié)構(gòu)由三個(gè)環(huán)形振蕩器和一表決電路組成。其中，控制電壓連接至三個(gè)環(huán)形振蕩器控制電壓輸入端Vcont，第一個(gè)振蕩器的輸出out連接表決電路的輸入端A，第二振蕩器的輸出out連接表決電路的輸入端B，第三振蕩器的輸出out連接表決電路的輸入端C，表決電路的輸出Z作為整體電路的輸出。圖2示出電壓控制型環(huán)形振蕩器的結(jié)構(gòu)，每個(gè)VCO結(jié)構(gòu)由延遲單元環(huán)和整形電路串聯(lián)而成。三個(gè)VCO環(huán)路的公共端僅為控制電壓Vcont，只能確保三個(gè)VCO環(huán)路的振蕩頻率相同，而無(wú)法控制環(huán)路相位，因此三個(gè)環(huán)路產(chǎn)生的時(shí)鐘相位是隨機(jī)的，導(dǎo)致表決電路無(wú)法輸出正確的時(shí)鐘。
[0006]圖3為解放軍國(guó)防科學(xué)技術(shù)大學(xué)在2010年申請(qǐng)的專(zhuān)利說(shuō)明示意圖(申請(qǐng)?zhí)?201010295620.4)，該專(zhuān)利通過(guò)改變振蕩器環(huán)路反饋，將表決后的輸出反饋至VCO支路，從而可以消除三個(gè)環(huán)路相位隨機(jī)的問(wèn)題。但是其引入的表決結(jié)構(gòu)破壞了環(huán)路各級(jí)結(jié)構(gòu)的一致性，會(huì)導(dǎo)致VCO各級(jí)輸出的相位差不均勻，難以在要求多相位輸出的場(chǎng)合中應(yīng)用，此外，引入的表決結(jié)構(gòu)增加了環(huán)路延時(shí)，會(huì)降低VCO的工作頻率。

【發(fā)明內(nèi)容】

[0007](一)要解決的技術(shù)問(wèn)題
[0008]為了解決相關(guān)技術(shù)中的上述問(wèn)題，本發(fā)明提供一種抗SET的加固環(huán)形振蕩器，本發(fā)明的抗SET的加固環(huán)形振蕩器對(duì)SET具有較強(qiáng)的免疫能力，可產(chǎn)生均勻的多相位輸出，可避免傳統(tǒng)加固VCO引起冗余環(huán)路相位同步問(wèn)題，環(huán)路中不增加額外延時(shí)，對(duì)環(huán)路振蕩頻率的影響很小。
[0009](二)技術(shù)方案
[0010]根據(jù)本發(fā)明的一方面，提供一種抗SET的加固環(huán)形振蕩器，包括:N級(jí)主環(huán)形振蕩器，其包括N級(jí)延時(shí)單兀，每一級(jí)延時(shí)單兀均輸出3對(duì)差分輸出，共輸出3N對(duì)差分輸出；以及N個(gè)輸出表決器，每個(gè)輸出表決器均與N級(jí)主環(huán)形振蕩器中的一級(jí)延時(shí)單元相連接并從所述級(jí)延時(shí)單元接收3對(duì)差分輸出作為輸入，并對(duì)所述輸入進(jìn)行多數(shù)表決后輸出有效值，其中，N為大于I的整數(shù)。
[0011 ]優(yōu)選地，每個(gè)輸出表決器均包括:三個(gè)整形電路模塊，每個(gè)整形電路模塊均具有一對(duì)差分輸入端和一對(duì)正向輸出端和負(fù)向輸出端，所述對(duì)差分輸入端從N級(jí)主環(huán)形振蕩器中的一級(jí)延時(shí)單元接收一對(duì)差分輸出作為輸入，每個(gè)整形電路模塊將所述輸入放大整形為高低電平間變化的數(shù)字電平信號(hào)，并根據(jù)數(shù)字電平信號(hào)的正反相位關(guān)系從所述對(duì)正向輸出端和負(fù)向輸出端輸出數(shù)字電平信號(hào);正向表決電路模塊，其具有三個(gè)輸入端，分別從三個(gè)整形電路模塊的正向輸出端接收數(shù)字電平信號(hào)，進(jìn)行多數(shù)表決后產(chǎn)生正向輸出結(jié)果；以及負(fù)向表決電路模塊，其具有三個(gè)輸入端，分別從三個(gè)整形電路模塊的負(fù)向輸出端接收數(shù)字電平信號(hào)，進(jìn)行多數(shù)表決后產(chǎn)生負(fù)向輸出結(jié)果，其中，所述正向輸出結(jié)果和所述負(fù)向輸出結(jié)果為一對(duì)差分輸出，作為所述輸出表決器輸出的有效值。
[0012]優(yōu)選地，N級(jí)主環(huán)形振蕩器只包含一個(gè)振蕩環(huán)路。
[0013]優(yōu)選地，當(dāng)N為大于2的奇數(shù)時(shí)，N級(jí)主環(huán)形振蕩器的振蕩環(huán)路由N個(gè)相同的延時(shí)單元級(jí)聯(lián)組成，每個(gè)延時(shí)單元均具有三對(duì)差分輸入端、三對(duì)差分輸出端、和控制電壓端，在全部N級(jí)延時(shí)單元中，前一級(jí)延時(shí)單元的三對(duì)差分輸出端反相連接至次級(jí)延時(shí)單元的三對(duì)差分輸入端，最后一級(jí)延時(shí)單元的三對(duì)差分輸出端反相連接至第一級(jí)延時(shí)單元的三對(duì)差分輸入端，從而N級(jí)延時(shí)單元首尾相接構(gòu)成環(huán)形結(jié)構(gòu)。
[0014]優(yōu)選地，當(dāng)N為2和大于2的偶數(shù)時(shí)，N級(jí)主環(huán)形振蕩器的振蕩環(huán)路由N個(gè)相同的延時(shí)單元級(jí)聯(lián)組成，每個(gè)延時(shí)單元均具有三對(duì)差分輸入端、三對(duì)差分輸出端、和控制電壓端，在全部N級(jí)延時(shí)單元中，一級(jí)延時(shí)單元的三對(duì)差分輸出端正相連接至次級(jí)延時(shí)單元的三對(duì)差分輸入端，對(duì)于其它N-1級(jí)延時(shí)單元，前一級(jí)延時(shí)單元的三對(duì)差分輸出端反相連接至次級(jí)延時(shí)單元的三對(duì)差分輸入端，最后一級(jí)延時(shí)單元的三對(duì)差分輸出端反相連接至第一級(jí)延時(shí)單元的三對(duì)差分輸入端，從而N級(jí)延時(shí)單元首尾相接構(gòu)成環(huán)形結(jié)構(gòu)。
[0015]優(yōu)選地，每個(gè)延時(shí)單元均包括三個(gè)相同的基本單元，每個(gè)基本單元具有三對(duì)差分輸入端、一對(duì)差分輸出端和控制電壓端，一個(gè)延時(shí)單元的三個(gè)基本單元接收相同的三對(duì)差分輸入，其中，當(dāng)在一個(gè)基本單元中所述三對(duì)差分輸入中只有一對(duì)輸入因?yàn)镾ET效應(yīng)發(fā)生錯(cuò)誤時(shí)，該基本單元能夠進(jìn)行判斷并產(chǎn)生正確輸出。
[0016]優(yōu)選地，一個(gè)延時(shí)單元的三個(gè)基本單元輸出相互獨(dú)立的三對(duì)差分輸出，其中，當(dāng)一個(gè)延時(shí)單元中的一個(gè)基本單元因?yàn)镾ET效應(yīng)而輸出錯(cuò)誤的差分輸出時(shí)，其它兩個(gè)基本單元均正常輸出。
[0017]優(yōu)選地，當(dāng)一個(gè)基本單元的三對(duì)差分輸入端連接在一起形成一對(duì)差分輸入端時(shí)，通過(guò)對(duì)這樣的基本單元進(jìn)行環(huán)形級(jí)聯(lián)形成環(huán)形振蕩器。
[0018]優(yōu)選地，每個(gè)基本單元均包括兩個(gè)相同的電阻負(fù)載，兩個(gè)相同的表決開(kāi)關(guān)和一個(gè)受控尾電流源，其中，受控尾電流源在控制電壓的控制下通過(guò)調(diào)節(jié)電流而改變?cè)摶締卧难訒r(shí)，兩個(gè)表決開(kāi)關(guān)對(duì)三對(duì)差分輸入進(jìn)行多數(shù)表決，電阻負(fù)載決定該基本單元的輸出擺巾畐O
[0019]優(yōu)選地，兩個(gè)相同的表決開(kāi)關(guān)包括第一表決開(kāi)關(guān)和第二表決開(kāi)關(guān)，第一表決開(kāi)關(guān)包括第一 MOS器件、第二 MOS器件、第三MOS器件、第四MOS器件、第五MOS器件和第六MOS器件，并且第二表決開(kāi)關(guān)包括第七M(jìn)OS器件、第八MOS器件、第九MOS器件、第十MOS器件、第^^一MOS器件和第十二MOS器件，其中，三對(duì)差分輸入端分別是第一正相輸入端和第一反相輸入端、第二正相輸入端和第二反相輸入端、第三正相輸入端和第三反相輸入端，其中，一對(duì)差分輸出端分別是正相輸出端和反相輸出端，其中，第一MOS器件與第二MOS器件串聯(lián)，即，第一MOS器件的源極與第二 MOS器件的漏極相連接，第一 MOS器件的漏極連接至所述反相輸出端，第二 MOS器件的源極連接至受控尾電流源，第一 MOS器件的柵極與第一正相輸入端連接，第二MOS器件的柵極與第二正相輸入端連接;第三MOS器件與第四MOS器件串聯(lián)，S卩，第三MOS器件的源極與第四MOS器件的漏極相連接，第三MOS器件的漏極連接至所述反相輸出端，第四MOS器件的源極連接至受控尾電流源，第三MOS器件的柵極與第二正相輸入端連接，第四MOS器件的柵極與第三正相輸入端連接;第五MOS器件與第六MOS器件串聯(lián)，S卩，第五MOS器件的源極與第六MOS器件的漏極相連接，第五MOS器件的漏極連接至所述反相輸出端，第六MOS器件的源極連接至受控尾電流源，第五MOS器件的柵極與第三正相輸入端連接，第六MOS器件的柵極與第一正相輸入端連接;其中，第七M(jìn)OS器件與第八MOS器件串聯(lián)，S卩，第七M(jìn)OS器件的源極與第八MOS器件的漏極相連接，第七M(jìn)OS器件的漏極連接至所述正相輸出端，第八MOS器件的源極連接至受控尾電流源，第七M(jìn)OS器件的柵極與第一反相輸入端連接，第八MOS器件的柵極與第二反相輸入端連接;第九MOS器件與第十MOS器件串聯(lián)，S卩，第九MOS器件的源極與第十MOS器件的漏極相連接，第九MOS器件的漏極連接至所述正相輸出端，第十MOS器件的源極連接至受控尾電流源，第九MOS器件的柵極與第二反相輸入端連接，第十MOS器件的柵極與第三反相輸入端連接;第i^一MOS器件與第十MOS器件串聯(lián)，S卩，第^^一MOS器件的源極與第十二 MOS器件的漏極相連接，第十一 MOS器件的漏極連接至所述正相輸出端，第十二 MOS器件的源極連接至受控尾電流源，第十一 MOS器件的柵極與第三反相輸入端連接，第八MOS器件的柵極與第一反相輸入端連接。
[0020](三)有益效果
[0021]本發(fā)明的有益效果是:
[0022](I)本發(fā)明所述的環(huán)形振蕩器對(duì)SET具有較強(qiáng)的免疫能力:
[0023]本發(fā)明中主環(huán)形振蕩器中的各級(jí)延時(shí)單元都具有對(duì)三對(duì)差分輸入的多數(shù)表決能力，并且能夠產(chǎn)生獨(dú)立的三對(duì)差分輸出，SET引發(fā)的錯(cuò)誤不會(huì)在振蕩環(huán)路內(nèi)傳播，且由于輸出表決器的多數(shù)表決機(jī)制，主環(huán)形振蕩器由于SET引發(fā)的錯(cuò)誤輸出不會(huì)影響到環(huán)形振蕩器的輸出結(jié)果。
[0024](2)本發(fā)明所述環(huán)形振蕩器可產(chǎn)生均勻的多相位輸出:
[0025]由于環(huán)形振蕩器的輸出級(jí)表決器在振蕩環(huán)路外，不影響主振蕩環(huán)路中各級(jí)延時(shí)單元的一致性，因此主振蕩環(huán)路中各級(jí)輸出相位