專利名稱：高頻地波雷達(dá)組網(wǎng)的時(shí)鐘同步控制方法及其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于涉及高頻地波雷達(dá)監(jiān)測(cè)技術(shù)領(lǐng)域，特別是涉及一種在高頻地波雷達(dá)海
洋環(huán)境監(jiān)測(cè)設(shè)備中，多部高頻地波雷達(dá)組網(wǎng)所需要的雷達(dá)間的時(shí)鐘同步方法及裝置。
背景技術(shù)：
高頻地波雷達(dá)是近三十年來逐步發(fā)展起來的用于探測(cè)海洋表明動(dòng)力學(xué)參數(shù)的一 種新工具。它利用垂直極化高頻電磁波在導(dǎo)電海洋表面?zhèn)鞑r(shí)衰減較小的特性，借助垂直 極化電磁波沿海面繞射，實(shí)現(xiàn)超視距探測(cè)、跟蹤海平面和視線以下的物體。高頻地波雷達(dá)既 能適用于對(duì)海上低速移動(dòng)目標(biāo)、航空母艦上起降的飛機(jī)和低空飛行目標(biāo)的超視距探測(cè)，也 可以用來探測(cè)海洋表面的流場(chǎng)、風(fēng)場(chǎng)、浪高等多種海洋動(dòng)力學(xué)參數(shù)。與傳統(tǒng)及現(xiàn)代的其它探 測(cè)儀器相比，岸基高頻地波雷達(dá)有一次探測(cè)面積大、實(shí)時(shí)性好、不受惡劣氣候及海況的影響 等獨(dú)特的優(yōu)越性。其探測(cè)距離視雷達(dá)對(duì)回波信號(hào)的檢測(cè)能力而定，最遠(yuǎn)可達(dá)400km。
目前國內(nèi)外研制的高頻地波雷達(dá)海洋檢測(cè)設(shè)備大多數(shù)是單個(gè)設(shè)備工作，沒有形成 組網(wǎng)的模式。為了提高測(cè)量精度和測(cè)量范圍，增加對(duì)海洋某些參數(shù)(如海洋矢量表面流) 的測(cè)量，使用多部雷達(dá)組成雷達(dá)網(wǎng)絡(luò)同時(shí)監(jiān)測(cè)成為了必然趨勢(shì)。各站的時(shí)間同步是組網(wǎng)監(jiān) 測(cè)的基礎(chǔ)，否則會(huì)影響監(jiān)測(cè)結(jié)果，所以高精度的時(shí)間同步系統(tǒng)是實(shí)現(xiàn)高頻地波雷達(dá)組網(wǎng)尚 待解決的關(guān)鍵技術(shù)。 目前，雷達(dá)組網(wǎng)通常采用的全球定位系統(tǒng)(GPS)進(jìn)行同步。GPS作為導(dǎo)航、授時(shí)和 定位系統(tǒng)，具有授時(shí)精度較高、民用免費(fèi)和接收機(jī)成本低等特點(diǎn)，其在分布式系統(tǒng)中的應(yīng)用 也越來越廣泛。然而，對(duì)于高頻地波雷達(dá)組網(wǎng)系統(tǒng)的應(yīng)用，GPS有著嚴(yán)重的不足。首先，GPS 時(shí)鐘在衛(wèi)星失鎖或衛(wèi)星時(shí)鐘實(shí)驗(yàn)跳變的條件下，誤差達(dá)幾十毫秒甚至上百毫秒。其次，GPS 信號(hào)是由無線電波傳送的，不可避免地會(huì)受到各種干擾，甚至可能中斷。再次，雷達(dá)組網(wǎng)中 各部雷達(dá)是由GPS衛(wèi)星分別發(fā)送的時(shí)間信號(hào)，該信號(hào)可能在由衛(wèi)星傳輸至日標(biāo)雷達(dá)的過程 中傳輸延時(shí)不同，從而造成較大的同步誤差。此外，從安全性考慮，借助于GPS的同步系統(tǒng) 非常脆弱， 一旦GPS衛(wèi)星由于某些因素停止工作或暫停發(fā)送信息，整個(gè)監(jiān)測(cè)系統(tǒng)將處于癱 瘓狀態(tài)。

發(fā)明內(nèi)容
本發(fā)明目的在于針對(duì)現(xiàn)有技術(shù)的不足，實(shí)現(xiàn)高精度的高頻地波雷達(dá)組網(wǎng)的時(shí)鐘同 步控制方法。 本發(fā)明的技術(shù)方案為為高頻地波雷達(dá)組網(wǎng)內(nèi)的每臺(tái)雷達(dá)探測(cè)設(shè)備分別配置同步 控制部件，網(wǎng)內(nèi)任兩臺(tái)雷達(dá)探測(cè)設(shè)備之間的時(shí)鐘同步通過同步控制部件實(shí)現(xiàn)，具體實(shí)現(xiàn)方 式包括以下步驟， 步驟一，從兩臺(tái)雷達(dá)探測(cè)設(shè)備中選擇一臺(tái)作為時(shí)鐘基準(zhǔn)的主設(shè)備，另一臺(tái)作為需 要調(diào)整時(shí)鐘與主設(shè)備同步的從設(shè)備了； 步驟二，進(jìn)行主設(shè)備到從設(shè)備的偏移測(cè)量，進(jìn)行主設(shè)備和從設(shè)備之間的延遲測(cè)量，
所述進(jìn)行主設(shè)備到從設(shè)備的偏移測(cè)量過程為，從主設(shè)備的同步控制部件發(fā)送一個(gè) 同步請(qǐng)求數(shù)據(jù)包到從設(shè)備的同步控制部件，從設(shè)備的同步控制部件收到同步請(qǐng)求數(shù)據(jù)包后 記錄收到時(shí)的從設(shè)備接收本地時(shí)間t2 ;主設(shè)備的同步控制部件在同步請(qǐng)求數(shù)據(jù)包發(fā)出后發(fā) 出一個(gè)跟隨數(shù)據(jù)包，所述跟隨數(shù)據(jù)包中包含了一個(gè)記載了同步請(qǐng)求數(shù)據(jù)包的主設(shè)備真實(shí)發(fā) 出時(shí)間^的時(shí)間戳； 所述進(jìn)行主設(shè)備和從設(shè)備之間的延遲測(cè)量過程為，即從設(shè)備的同步控制部件不定
時(shí)的向主設(shè)備的同步控制部件發(fā)送延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包，然后監(jiān)測(cè)記錄下發(fā)送出去時(shí)的從
設(shè)備發(fā)送本地時(shí)間t3 ;主設(shè)備的同步控制部件收到延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包后，發(fā)送延遲響應(yīng)
數(shù)據(jù)包給從設(shè)備的同步控制部件，所述延遲響應(yīng)數(shù)據(jù)包中包含了一個(gè)記載了主設(shè)備的同步
控制部件接收到延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包時(shí)的主設(shè)備接收本地時(shí)間t4的時(shí)間戳； 步驟三，從設(shè)備的同步控制部件根據(jù)步驟二所得偏移測(cè)量結(jié)果和步驟三所得延遲
測(cè)量結(jié)果求取主設(shè)備和從設(shè)備的時(shí)鐘偏差，時(shí)間偏差A(yù)-^"、)-('「"]，對(duì)從設(shè)備的工
作時(shí)鐘按時(shí)鐘偏差進(jìn)行修正。 而且，所述同步控制部件包括中央處理器和網(wǎng)絡(luò)處理器，中央處理器實(shí)現(xiàn)PTP協(xié) 議算法控制單元和時(shí)鐘調(diào)整算法單元，網(wǎng)絡(luò)處理器實(shí)現(xiàn)物理層單元、IEEE1588數(shù)據(jù)包檢測(cè) 與提取單元、IEEE1588控制單元和同步時(shí)鐘控制單元；物理層單元接收到的數(shù)據(jù)包傳送到 IEEE1588數(shù)據(jù)包檢測(cè)與提取單元，IEEE1588數(shù)據(jù)包檢測(cè)與提取單元判斷物理層單元接收 到的數(shù)據(jù)包是否為IEEE1588數(shù)據(jù)包，所述IEEE1588數(shù)據(jù)包包括同步請(qǐng)求數(shù)據(jù)包、跟隨數(shù)據(jù) 包、延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包和延遲響應(yīng)數(shù)據(jù)包， 當(dāng)判斷結(jié)果為是時(shí)，提取數(shù)據(jù)包中的時(shí)間戳傳送到IEEE1588控制單元；IEEE1588
控制單元將所得時(shí)間戳通過MDIO接口 ，傳輸給應(yīng)用層的PTP協(xié)議算法控制單元，進(jìn)行協(xié)議
算法處理；得到時(shí)間偏差以后，由時(shí)鐘調(diào)整算法單元通過IEEE1588控制單元，支配同步時(shí)
鐘控制單元進(jìn)行本地時(shí)鐘的修正，最后將同步以后的時(shí)鐘輸出； 當(dāng)判斷結(jié)果為否時(shí)，直接將數(shù)據(jù)包通過MII/RMI1接口交給數(shù)據(jù)鏈路層。 本發(fā)明還提供了用于實(shí)現(xiàn)時(shí)鐘同步控制方法的同步控制部件裝置方案，包括中央
處理器芯片、網(wǎng)絡(luò)處理器芯片、用于網(wǎng)內(nèi)雷達(dá)探測(cè)設(shè)備互連的網(wǎng)絡(luò)接口電路、用于與雷達(dá)探
測(cè)設(shè)備的功能電路連接的調(diào)整接口 ；中央處理器芯片與網(wǎng)絡(luò)處理器芯片通過總線連接，網(wǎng)絡(luò)處理器芯片的數(shù)據(jù)接口連接網(wǎng)絡(luò)接口電路；網(wǎng)絡(luò)處理器芯片輸出調(diào)整后的時(shí)鐘到調(diào)整接□。 而且，在中央處理器芯片的外圍擴(kuò)展設(shè)置MAX232程序下載接口電路、程序存儲(chǔ)電 路、數(shù)據(jù)寄存器及USB擴(kuò)展接口電路。 而且，設(shè)置看門狗復(fù)位電路，看門狗復(fù)位電路的復(fù)位電路的輸出口分別連接到中
央處理器芯片和網(wǎng)絡(luò)處理器芯片的復(fù)位輸入口。 而且，所述看門狗復(fù)位電路采用IMP706CSA芯片。 而且，網(wǎng)絡(luò)處理器芯片外接作為網(wǎng)絡(luò)處理器芯片工作時(shí)鐘的晶體振蕩器。
而且，所述中央處理器芯片采用AT91RM9200E芯片。 而且，所述網(wǎng)絡(luò)處理器芯片采用美國國家半導(dǎo)體公司生產(chǎn)的DP83640芯片。
本發(fā)明適用于高頻地波雷達(dá)組網(wǎng)的時(shí)鐘同步，相對(duì)原雷達(dá)系統(tǒng)獨(dú)立性高，便于整個(gè)系統(tǒng)研發(fā)人員的分工合作。
本發(fā)明的優(yōu)點(diǎn)還在于 1、具有很高的同步精度，在物理層實(shí)現(xiàn)時(shí)間戳的加蓋和提取，大大提高了同步精度。 2、安全性強(qiáng)、穩(wěn)定性高，不借助于其它系統(tǒng)，可以直接依靠RJ45網(wǎng)線(或光纖)連 接入局域網(wǎng)，或建立無線局域網(wǎng)進(jìn)行同步。 3、同步控制部件利用ARM最小系統(tǒng)實(shí)現(xiàn)，結(jié)構(gòu)簡(jiǎn)單、體積小、價(jià)格低，便于工業(yè)化發(fā)展。 4、具有看門狗復(fù)位電路，可靠性高，有利于系統(tǒng)的穩(wěn)定性。 5、具有很強(qiáng)的功能獨(dú)立性，同步控制部件能方便地直接接入雷達(dá)系統(tǒng)或者其它功 能系統(tǒng)的電路，便于使用。 6、增設(shè)USB 口，有利于數(shù)據(jù)的傳輸與共享。


圖1本發(fā)明實(shí)施例的偏移測(cè)量和延遲測(cè)量示意圖；
圖2為本發(fā)明實(shí)施例的同步控制部件工作原理圖；
圖3為本發(fā)明實(shí)施例的電路結(jié)構(gòu)框圖；
圖4為本發(fā)明實(shí)施例的同步控制部件電路示意圖；
圖5為本發(fā)明實(shí)施例的網(wǎng)絡(luò)處理器電路圖。
具體實(shí)施例方式
參見附圖l，本發(fā)明提供的高頻地波雷達(dá)組網(wǎng)的時(shí)鐘同步控制方法如下為高頻 地波雷達(dá)組網(wǎng)內(nèi)的每臺(tái)雷達(dá)探測(cè)設(shè)備分別配置同步控制部件，網(wǎng)內(nèi)任兩臺(tái)雷達(dá)探測(cè)設(shè)備之 間的時(shí)鐘同步通過同步控制部件實(shí)現(xiàn)，具體實(shí)現(xiàn)方式包括以下步驟， 步驟一，從兩臺(tái)雷達(dá)探測(cè)設(shè)備中選擇一臺(tái)作為時(shí)鐘基準(zhǔn)的主設(shè)備，另一臺(tái)作為需 要調(diào)整時(shí)鐘與主設(shè)備同步的從設(shè)備了； 步驟二，進(jìn)行主設(shè)備到從設(shè)備的偏移測(cè)量，進(jìn)行主設(shè)備和從設(shè)備之間的延遲測(cè)量， 目的是考察主設(shè)備的主時(shí)鐘(Master Clock)和從設(shè)備的從時(shí)鐘(Slave Clock)之間的關(guān) 系， 所述進(jìn)行主設(shè)備到從設(shè)備的偏移測(cè)量過程為，從主設(shè)備的同步控制部件發(fā)送一 個(gè)同步請(qǐng)求數(shù)據(jù)包(Sync，其中包含預(yù)測(cè)發(fā)送時(shí)間t^一記為Sync(^stimate))到從設(shè)備 的同步控制部件，從設(shè)備的同步控制部件收到同步請(qǐng)求數(shù)據(jù)包后記錄收到時(shí)的從設(shè)備接 收本地時(shí)間t2，；主設(shè)備的同步控制部件在同步請(qǐng)求數(shù)據(jù)包發(fā)出后發(fā)出一個(gè)跟隨數(shù)據(jù)包 (Follow-Up)，所述跟隨數(shù)據(jù)包中包含了一個(gè)記載了同步請(qǐng)求數(shù)據(jù)包的主設(shè)備真實(shí)發(fā)出時(shí) 間^的時(shí)間戳，記為Follow-Up (t》; 所述進(jìn)行主設(shè)備和從設(shè)備之間的延遲測(cè)量過程為，即從設(shè)備的同步控制部件不定 時(shí)的向主設(shè)備的同步控制部件發(fā)送延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包(Delay-Req))，然后監(jiān)測(cè)記錄下發(fā) 送出去時(shí)的從設(shè)備發(fā)送本地時(shí)間t3 ;主設(shè)備的同步控制部件收到延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包后， 發(fā)送延遲響應(yīng)數(shù)據(jù)包(Delay-Resp)給從設(shè)備的同步控制部件，所述延遲響應(yīng)數(shù)據(jù)包中包
6含了一個(gè)記載了主設(shè)備的同步控制部件接收到延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包時(shí)的主設(shè)備接收本地 時(shí)間t4的時(shí)間戳，記為Delay-ReSp(t4); 步驟三，從設(shè)備的同步控制部件根據(jù)步驟二所得偏移測(cè)量結(jié)果和步驟三所得延遲 測(cè)量結(jié)果求取主設(shè)備和從設(shè)備的時(shí)鐘偏差，時(shí)間偏差A(yù)-^('「0-"-，對(duì)從設(shè)備的工
作時(shí)鐘按時(shí)鐘偏差進(jìn)行修正。附圖1中表現(xiàn)了上述兩種過程中，延遲Delay和偏差Offset 的分別影響，表面看來同步的時(shí)間(appearingsynchronized)例如主時(shí)鐘和從時(shí)鐘的3處 存在偏差0ffset。因此修正依據(jù)如下 假設(shè)主設(shè)備和從設(shè)備間的網(wǎng)絡(luò)對(duì)稱，即相互發(fā)送握手信號(hào)的過程中網(wǎng)絡(luò)傳輸延時(shí)
相等(都為w，所以 由偏移測(cè)量過程得t廠^ = TDelay+ A [OO43] 由延遲測(cè)量過程得t4_t3 = TDelay_ A 由以上兩式求得傳輸延時(shí)；—=*[仏-(,)+ ((4-(3)〗 時(shí)間偏差A(yù) = - O -仏-'3)] 則從設(shè)備時(shí)鐘新的時(shí)間Tnew = T。ld+ A 從設(shè)備的工作時(shí)鐘根據(jù)上述計(jì)算結(jié)果調(diào)整本地時(shí)間即可。 參見附圖2 ，近年建立的IEEE 1588標(biāo)準(zhǔn)針對(duì)NTP協(xié)議的缺陷，定義了 一種精確時(shí)間 協(xié)議，本發(fā)明提供進(jìn)一步技術(shù)方案，基于IEEE1588標(biāo)準(zhǔn)構(gòu)建同步控制部件，實(shí)現(xiàn)時(shí)鐘同步 所述同步控制部件包括中央處理器和網(wǎng)絡(luò)處理器，中央處理器包括PTP協(xié)議算法控制單元 和時(shí)鐘調(diào)整算法單元，網(wǎng)絡(luò)處理器包括置物理層單元、IEEE1588數(shù)據(jù)包檢測(cè)與提取單元、 IEEE1588控制單元和同步時(shí)鐘控制單元；物理層單元接收到的數(shù)據(jù)包傳送到IEEE1588數(shù) 據(jù)包檢測(cè)與提取單元，IEEE1588數(shù)據(jù)包檢測(cè)與提取單元判斷物理層單元接收到的數(shù)據(jù)包是 否為IEEE1588數(shù)據(jù)包，所述IEEE1588數(shù)據(jù)包包括同步請(qǐng)求數(shù)據(jù)包、跟隨數(shù)據(jù)包、延時(shí)測(cè)量 請(qǐng)求數(shù)據(jù)包和延遲響應(yīng)數(shù)據(jù)包， 當(dāng)判斷結(jié)果為是時(shí)，提取數(shù)據(jù)包中的時(shí)間戳傳送到IEEE1588控制單元；IEEE1588
控制單元將所得時(shí)間戳通過MDI0接口 ，傳輸給應(yīng)用層的PTP協(xié)議算法控制單元，進(jìn)行協(xié)議
算法處理；得到時(shí)間偏差以后，由時(shí)鐘調(diào)整算法單元通過IEEE1588控制單元，支配同步時(shí)
鐘控制單元進(jìn)行本地時(shí)鐘的修正，最后將同步以后的時(shí)鐘輸出； 當(dāng)判斷結(jié)果為否時(shí)，直接將數(shù)據(jù)包通過MII/RMI1接口交給數(shù)據(jù)鏈路層。 正常情況下，網(wǎng)絡(luò)數(shù)據(jù)包的發(fā)送，是從應(yīng)用層、運(yùn)輸層(TCP/UDP)、網(wǎng)絡(luò)層(IP)、數(shù)
據(jù)鏈路層到物理層，收的過程與之相反。而本發(fā)明提出直接在在物理層實(shí)現(xiàn)時(shí)間戳的加蓋
和提取，可以提高處理速度，因此也起到了提高同步精度的作用。 為了便于實(shí)施，本發(fā)明還提供了同步控制部件的裝置構(gòu)成方案，參見附圖3 :包括 有中央處理器芯片、網(wǎng)絡(luò)處理器芯片、用于網(wǎng)內(nèi)雷達(dá)探測(cè)設(shè)備互連的網(wǎng)絡(luò)接口電路、用于與 雷達(dá)探測(cè)設(shè)備的功能電路連接的調(diào)整接口。所述調(diào)整接口根據(jù)雷達(dá)探測(cè)設(shè)備具體設(shè)置。為 了能夠全面支持時(shí)鐘同步，本發(fā)明還以中央處理器芯片為核心進(jìn)行了擴(kuò)展。實(shí)施例采用基 于32位ARM920T核的高速ARM中央處理器芯片AT91RM9200E實(shí)現(xiàn)了 ARM最小系統(tǒng)，組成了 中央處理器單元，負(fù)責(zé) 系統(tǒng)的各部分工作，完成PTP協(xié)議的算法實(shí)現(xiàn)以及時(shí)鐘調(diào)整 算法的實(shí)現(xiàn)；MAX232程序下載接口電路，用于下載編寫完成的程序至目標(biāo)板；程序存儲(chǔ)電路，用于存儲(chǔ)上述的應(yīng)用程序和系統(tǒng)程序代碼；數(shù)據(jù)寄存器，用作嵌入式系統(tǒng)的內(nèi)存，負(fù)責(zé) 程序和數(shù)據(jù)暫存；USB擴(kuò)展接口電路，用于數(shù)據(jù)的存取與共享；網(wǎng)絡(luò)處理器及RJ45接口，負(fù) 責(zé)通過以太網(wǎng)進(jìn)行多臺(tái)雷達(dá)系統(tǒng)間的互聯(lián)，作為IEEE1588標(biāo)準(zhǔn)的硬件支持平臺(tái)，負(fù)責(zé)時(shí)間 戳的加蓋與提取、時(shí)鐘調(diào)整過程的硬件支持。還可以擴(kuò)展設(shè)置看門狗復(fù)位電路、晶體振蕩 器、JTAG插座、光報(bào)警電路及其功率驅(qū)動(dòng)電路、直流電源變換電路等等，以提供更多功能。其 中MAX232程序下載接口電路是以MAX232為中心的串口電路，配以適當(dāng)?shù)耐鈬娐罚纯蓪?shí) 現(xiàn)RS-232C電平與TTL電平的轉(zhuǎn)換，完成嵌入式系統(tǒng)板與上位機(jī)間的串口通信，便于系統(tǒng)調(diào) 試。直流電源變換電路可以采用美國德州儀器公司生產(chǎn)的TPS75233芯片，輸入的+5V電源 經(jīng)電容濾波后送給TPS75233芯片，經(jīng)內(nèi)部直流變換后輸出+3. 3V電源，電容濾波后供給網(wǎng) 絡(luò)接口電路，其最大輸出電流可達(dá)2A。該電路具有性能可靠、電路簡(jiǎn)單、無需散熱等優(yōu)點(diǎn)。
中央處理器芯片外圍擴(kuò)展的各電路一般可通過總線與其連接，例如程序存儲(chǔ)電路 和數(shù)據(jù)寄存器。所謂總線包括有包括數(shù)據(jù)總線、地址總線、片選線、讀寫線。根據(jù)電路特點(diǎn)， 連接方式也有多種，例如復(fù)位電路的輸出口與ARM最小系統(tǒng)的復(fù)位輸入口連接；晶體振蕩 器的輸出口與ARM最小系統(tǒng)的時(shí)鐘輸入口連接；報(bào)警電路為光報(bào)警電路，ARM最小系統(tǒng)的脈 沖信號(hào)輸出口與功率驅(qū)動(dòng)電路的脈沖信號(hào)輸入口連接。具體實(shí)施時(shí)，可以根據(jù)具體所用芯 片的引腳使用說明書進(jìn)行連接。為了便于實(shí)施，附圖4提供了本發(fā)明實(shí)施例的同步控制部 件電路示意圖，其中電路信號(hào)連接可供參考 復(fù)位電路/JTAG插座/直流電源變換電路(Reset&JTAG&POWER)與中央處理器 (AT9200_01_MCU)之間連接信號(hào)有復(fù)位信號(hào)線nRESET、測(cè)試數(shù)據(jù)輸入TDI、測(cè)試模式選擇 TMS、測(cè)試時(shí)鐘TCK、測(cè)試復(fù)位信號(hào)NTRST、測(cè)試數(shù)據(jù)輸出TD0 ;通用異步收發(fā)裝置/USB擴(kuò)展 接口電路(UART/USB)與中央處理器(AT9200_01_MCU)之間連接信號(hào)有USB主機(jī)端口 A數(shù) 據(jù)-HDMA、 USB主機(jī)端口 A數(shù)據(jù)+HDPA、 UART數(shù)據(jù)發(fā)送信號(hào)線/啟動(dòng)模式選擇信號(hào)線PA31/ BMS UART、數(shù)據(jù)接受信號(hào)線PA30 ;網(wǎng)絡(luò)處理器及RJ45接口 (EnthenetPHY)與中央處理器 (AT9200_01_MCU)之間連接信號(hào)有PA7 16、 IRQO;程序存儲(chǔ)電路(Flash)與中央處理 器(AT9200_01_MCU)之間連接信號(hào)有26位地址總線A[O. . 25]、芯片選擇口線NCSO、寫信 號(hào)/寫使能/CompactFlash寫使能NWRO/NWE/CFWE、讀信號(hào)/輸出使能/CompactFlash輸 出使能NRD/N0E/CF0E、復(fù)位信號(hào)線nRESET、16位數(shù)據(jù)線D[O. . 15]、雙口 RAM數(shù)據(jù)等待信 號(hào)線NWAIT;數(shù)據(jù)寄存器(SDRAM)與中央處理器(AT9200_01_MCU)之間連接信號(hào)有26位 地址總線A[O. . 25] 、 SDRAM地址口線SDAIO、 SDRAM寫使能SDWE、芯片選擇口線/SDRAM控 制器片選NCS1/SDCS、 SDRAM行信號(hào)線RAS、 SDRAM列信號(hào)線CAS、寫信號(hào)/字節(jié)屏蔽信號(hào)/ CompactFlashIO讀麗R1/NBS1/CFI0R、SDRAM時(shí)鐘使能SDCKE、SDRAM時(shí)鐘SDCK、寫信號(hào)/字 節(jié)屏蔽信號(hào)/CompactFlash 10寫麗R3/NBS3/CFI0W、32位數(shù)據(jù)線D
。中央處理器 (AT9200_01_MCU)還提供DSP中斷信號(hào)線(輸出)irq—dsp、芯片選擇口線NCS2、中斷輸入信 號(hào)線IRQ1、DSP復(fù)位信號(hào)線(輸出)rst_dsp。 本發(fā)明實(shí)施例的網(wǎng)絡(luò)處理器U1采用美國國家半導(dǎo)體公司生產(chǎn)的以太網(wǎng)控制芯片 DP83640，用于實(shí)現(xiàn)ARM系統(tǒng)通過以太網(wǎng)數(shù)據(jù)傳輸。DP83640是美國國家半導(dǎo)體公司推出的 業(yè)界首款集成IEEE1588準(zhǔn)確時(shí)間協(xié)議(PTP)硬件支持功能的以太網(wǎng)收發(fā)器。這款型號(hào)為 DP83640的高精度PHYTER收發(fā)器可確保分布式網(wǎng)絡(luò)上各節(jié)點(diǎn)能按照主機(jī)時(shí)鐘的時(shí)間同步 定時(shí)，并確保各節(jié)點(diǎn)之間的時(shí)間偏差不會(huì)超過8ns，適用于物體移動(dòng)控制、測(cè)量?jī)x表、數(shù)據(jù)采集及電子通信等設(shè)備。DP83640片內(nèi)集成了 10/100M的收發(fā)器，外接50M的晶體振蕩器U7作為芯片的時(shí)鐘，其數(shù)據(jù)接口與內(nèi)置網(wǎng)絡(luò)變壓器的RJ45插座(13F-60)相連可以實(shí)現(xiàn)10/100M的網(wǎng)絡(luò)數(shù)據(jù)傳輸。它具有完備的流量控制能力，支持半雙工/全雙工模式，8/16位的外部處理器接口和內(nèi)部集成16kByte的RAM能充分發(fā)揮芯片的通信能力，支持網(wǎng)絡(luò)遠(yuǎn)程喚醒功能。單電源+3.3V供電，但是其I/0 口兼容+3.3V和+5V，以方便與+5V器件的連接。具體實(shí)施時(shí)可參見以太網(wǎng)控制芯片DP83640、RJ45接口等的說明書，其中有各端口詳細(xì)說明。附圖5中提供了本發(fā)明實(shí)施例的網(wǎng)絡(luò)處理器電路具體情況可供參考網(wǎng)絡(luò)處理器U1的處理數(shù)據(jù)時(shí)鐘接入口 MDC、控制數(shù)據(jù)的輸入輸出口 MDIO、接收數(shù)據(jù)有效位RX_DV(RXD_0和RXD_1)、載波監(jiān)聽和接收有效位CRS/CRS—DV、接收數(shù)據(jù)出錯(cuò)位RX—ER、接收數(shù)據(jù)位RXDJ)和RXDj、發(fā)送數(shù)據(jù)有效位TX—EN、發(fā)送數(shù)據(jù)位TXDJ)和TXD_1與中央處理器(AT9200_01_MCU)之間連接信號(hào)有PA8 16，信號(hào)PA8 16的這種傳遞采用RMII接口實(shí)現(xiàn)；晶體振蕩器U7的輸出口 0UT連接網(wǎng)絡(luò)處理器U1的有源晶振的輸入口 X1，并以信號(hào)PA7的方式送往中央處理器(AT9200_01_MCU);網(wǎng)絡(luò)處理器Ul和RJ45接口 U6之間的10BASE-T或100BASE-TX網(wǎng)線差模輸出接口 TD-TD+、10BASE-T或100BASE-TX網(wǎng)線差模輸入接口 RD-RD+分別對(duì)應(yīng)連接；總線擴(kuò)展器U2 (即為GPIO)為供調(diào)試及將來系統(tǒng)擴(kuò)展使用的雙列排插，實(shí)現(xiàn)擴(kuò)展、觸發(fā)或者探測(cè)外部事件，網(wǎng)絡(luò)處理器U1的引腳GPI01、GPI02. GPIOIO(復(fù)用TDO)作為IEEE1588事件/觸發(fā)/時(shí)間接口分別與總線擴(kuò)展器U2的相應(yīng)引腳連接，其中復(fù)用的LED_ACT是連接狀態(tài)顯示LED接口 、 LED_SPEED是連接速度顯示LED的接口 、 LED_LINK，是連接狀態(tài)顯示的LED接口 ；芯片U3為時(shí)鐘輸出接口 ；為了方便控制選擇，實(shí)施例設(shè)置了排插U4、U5，U4用于時(shí)鐘輸出允許(CLOCK_OUT_EN)，是輸出調(diào)整后時(shí)鐘的使能端，高電平有效；U5用于物理層控制幀允許(PCF_CN)，允許DP83640回應(yīng)物理層的控制幀，高電平有效，當(dāng)跳線接通時(shí)，該接口為高點(diǎn)平，其相應(yīng)功能有效。
權(quán)利要求
一種高頻地波雷達(dá)組網(wǎng)的時(shí)鐘同步控制方法，其特征在于為高頻地波雷達(dá)組網(wǎng)，網(wǎng)內(nèi)的每臺(tái)雷達(dá)探測(cè)設(shè)備分別配置同步控制部件，網(wǎng)內(nèi)任兩臺(tái)雷達(dá)探測(cè)設(shè)備之間的時(shí)鐘同步通過同步控制部件實(shí)現(xiàn)，具體實(shí)現(xiàn)方式包括以下步驟，步驟一，從兩臺(tái)雷達(dá)探測(cè)設(shè)備中選擇一臺(tái)作為時(shí)鐘基準(zhǔn)的主設(shè)備，另一臺(tái)作為需要調(diào)整時(shí)鐘與主設(shè)備同步的從設(shè)備了；步驟二，進(jìn)行主設(shè)備到從設(shè)備的偏移測(cè)量，進(jìn)行主設(shè)備和從設(shè)備之間的延遲測(cè)量，所述進(jìn)行主設(shè)備到從設(shè)備的偏移測(cè)量過程為，從主設(shè)備的同步控制部件發(fā)送一個(gè)同步請(qǐng)求數(shù)據(jù)包到從設(shè)備的同步控制部件，從設(shè)備的同步控制部件收到同步請(qǐng)求數(shù)據(jù)包后記錄收到時(shí)的從設(shè)備接收本地時(shí)間t2；主設(shè)備的同步控制部件在同步請(qǐng)求數(shù)據(jù)包發(fā)出后發(fā)出一個(gè)跟隨數(shù)據(jù)包，所述跟隨數(shù)據(jù)包中包含了一個(gè)記載了同步請(qǐng)求數(shù)據(jù)包的主設(shè)備真實(shí)發(fā)出時(shí)間t1的時(shí)間戳；所述進(jìn)行主設(shè)備和從設(shè)備之間的延遲測(cè)量過程為，即從設(shè)備的同步控制部件不定時(shí)的向主設(shè)備的同步控制部件發(fā)送延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包，然后監(jiān)測(cè)記錄下發(fā)送出去時(shí)的從設(shè)備發(fā)送本地時(shí)間t3；主設(shè)備的同步控制部件收到延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包后，發(fā)送延遲響應(yīng)數(shù)據(jù)包給從設(shè)備的同步控制部件，所述延遲響應(yīng)數(shù)據(jù)包中包含了一個(gè)記載了主設(shè)備的同步控制部件接收到延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包時(shí)的主設(shè)備接收本地時(shí)間t4的時(shí)間戳；步驟三，從設(shè)備的同步控制部件根據(jù)步驟二所得偏移測(cè)量結(jié)果和步驟三所得延遲測(cè)量結(jié)果求取主設(shè)備和從設(shè)備的時(shí)鐘偏差，時(shí)間偏差對(duì)從設(shè)備的工作時(shí)鐘按時(shí)鐘偏差進(jìn)行修正。F200810197642XC0000011.tif
2. 根據(jù)權(quán)利要求1所述的時(shí)鐘同步控制方法，其特征在于所述同步控制部件包括中央處理器和網(wǎng)絡(luò)處理器，中央處理器實(shí)現(xiàn)PTP協(xié)議算法控制單元和時(shí)鐘調(diào)整算法單元，網(wǎng)絡(luò)處理器實(shí)現(xiàn)物理層單元、IEEE1588數(shù)據(jù)包檢測(cè)與提取單元、IEEE1588控制單元和同步時(shí)鐘控制單元；物理層單元接收到的數(shù)據(jù)包傳送到IEEE1588數(shù)據(jù)包檢測(cè)與提取單元，IEEE1588數(shù)據(jù)包檢測(cè)與提取單元判斷物理層單元接收到的數(shù)據(jù)包是否為IEEE1588數(shù)據(jù)包，所述IEEE1588數(shù)據(jù)包包括同步請(qǐng)求數(shù)據(jù)包、跟隨數(shù)據(jù)包、延時(shí)測(cè)量請(qǐng)求數(shù)據(jù)包和延遲響應(yīng)數(shù)據(jù)包，當(dāng)判斷結(jié)果為是時(shí)，提取數(shù)據(jù)包中的時(shí)間戳傳送到IEEE1588控制單元；IEEE1588控制單元將所得時(shí)間戳通過MDIO接口 ，傳輸給應(yīng)用層的PTP協(xié)議算法控制單元，進(jìn)行協(xié)議算法處理；得到時(shí)間偏差以后，由時(shí)鐘調(diào)整算法單元通過IEEE1588控制單元，支配同步時(shí)鐘控制單元進(jìn)行本地時(shí)鐘的修正，最后將同步以后的時(shí)鐘輸出；當(dāng)判斷結(jié)果為否時(shí)，直接將數(shù)據(jù)包通過MII/RMII接口交給數(shù)據(jù)鏈路層。
3. 如權(quán)利要求1所述時(shí)鐘同步控制方法所用的同步控制部件，其特征在于包括中央處理器芯片、網(wǎng)絡(luò)處理器芯片、用于網(wǎng)內(nèi)雷達(dá)探測(cè)設(shè)備互連的網(wǎng)絡(luò)接口電路、用于與雷達(dá)探測(cè)設(shè)備的功能電路連接的調(diào)整接口 ；中央處理器芯片與網(wǎng)絡(luò)處理器芯片通過總線連接，網(wǎng)絡(luò)處理器芯片的數(shù)據(jù)接口連接網(wǎng)絡(luò)接口電路；網(wǎng)絡(luò)處理器芯片輸出調(diào)整后的時(shí)鐘到調(diào)整接□。
4. 如權(quán)利要求3所述的同步控制部件，其特征在于在中央處理器芯片的外圍擴(kuò)展設(shè)置MAX232程序下載接口電路、程序存儲(chǔ)電路、數(shù)據(jù)寄存器及USB擴(kuò)展接口電路。
5. 如權(quán)利要求3所述的同步控制部件，其特征在于設(shè)置看門狗復(fù)位電路，看門狗復(fù)位電路的復(fù)位電路的輸出口分別連接到中央處理器芯片和網(wǎng)絡(luò)處理器芯片的復(fù)位輸入口。
6. 如權(quán)利要求5所述的同步控制部件，其特征在于所述看門狗復(fù)位電路采用MP706CSA芯片。
7. 如權(quán)利要求5所述的同步控制部件，其特征在于網(wǎng)絡(luò)處理器芯片外接作為網(wǎng)絡(luò)處理器芯片工作時(shí)鐘的晶體振蕩器。
8. 如權(quán)利要求3或4或5或6或7所述的同步控制部件，其特征在于所述中央處理器芯片采用AT91RM9200E芯片。
9. 如權(quán)利要求3或4或5或6或7所述的同步控制部件，其特征在于所述網(wǎng)絡(luò)處理器芯片采用美國國家半導(dǎo)體公司生產(chǎn)的DP83640芯片。
全文摘要
一種高頻地波雷達(dá)組網(wǎng)的時(shí)鐘同步控制方法，其特征在于為高頻地波雷達(dá)組網(wǎng)，網(wǎng)內(nèi)的每臺(tái)雷達(dá)探測(cè)設(shè)備分別配置同步控制部件，網(wǎng)內(nèi)任兩臺(tái)雷達(dá)探測(cè)設(shè)備之間的時(shí)鐘同步通過同步控制部件實(shí)現(xiàn)，具體實(shí)現(xiàn)方式包括以下步驟，步驟一，從兩臺(tái)雷達(dá)探測(cè)設(shè)備中選擇一臺(tái)作為時(shí)鐘基準(zhǔn)的主設(shè)備，另一臺(tái)作為需要調(diào)整時(shí)鐘與主設(shè)備同步的從設(shè)備了；步驟二，進(jìn)行主設(shè)備到從設(shè)備的偏移測(cè)量，進(jìn)行主設(shè)備和從設(shè)備之間的延遲測(cè)量，步驟三，從設(shè)備的同步控制部件根據(jù)步驟二所得偏移測(cè)量結(jié)果和步驟三所得延遲測(cè)量結(jié)果求取主設(shè)備和從設(shè)備的時(shí)鐘偏差，對(duì)從設(shè)備的工作時(shí)鐘按時(shí)鐘偏差進(jìn)行修正。本發(fā)明通用性好，同步控制部件適用于任何具體功能電路，靈活性高，便于研發(fā)人員的分工合作。
文檔編號(hào)G01S7/02GK101738600SQ20081019764
公開日2010年6月16日 申請(qǐng)日期2008年11月14日 優(yōu)先權(quán)日2008年11月14日
發(fā)明者范林剛, 趙晨, 陳澤宗 申請(qǐng)人:武漢大學(xué)