專利名稱：半導體裝置的制作方法
半導體裝置
相關(guān)申請的交叉引用
本申請要求2011年11月29日向韓國知識產(chǎn)權(quán)局提交的韓國專利申請N0.10-2011-0126143的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。技術(shù)領(lǐng)域
本發(fā)明總體而言涉及一種半導體裝置，更具體而言涉及一種具有層疊了多個存儲芯片的結(jié)構(gòu)的半導體裝置。
背景技術(shù)：
能夠儲存一個存儲芯片中的半導體裝置中的數(shù)據(jù)的存儲器單元陣列包括成行和成列布置的存儲器單元。字線WL沿著存儲器單元陣列的行方向布線，而位線BL沿著存儲器單元陣列的列方向布線。存儲器單元C1、C2、C3至Cn被設(shè)置在字線WL與位線BL的交叉處。
圖1示出在現(xiàn)有的半導體裝置中，位線感測放大器BLSA與存儲器單元Cl、C2、C3至Cn之間的耦接關(guān)系。圖2示出在現(xiàn)有的半導體裝置中，子字線驅(qū)動器SWD與存儲器單元C1、C2、C3至Cn之間的耦接關(guān)系。
如圖1-2所示的現(xiàn)有的半導體裝置包括多個存儲塊MBl、MB2、MB3……，且每個存儲塊中布置有多個存儲器單元Cl、C2、C3至Cn。
如圖1所示，在每個存儲塊MB1、MB2、MB3......中的多個存儲器單元Cl至Cn經(jīng)由其頂部或底部分別與多個位線感測放大器BLSA耦接，且如圖2所示，多個存儲器單元Cl至Cn在其左側(cè)部或右側(cè)部分別與多個子字線驅(qū)動器SWD耦接。位線感測放大器BLSA用來感測利用存儲器單元陣列經(jīng)由數(shù)據(jù)線輸出的數(shù)據(jù)并將數(shù)據(jù)放大，其中偶數(shù)位線和奇數(shù)位線順序布置，作為數(shù)據(jù)線和參考線。子字線驅(qū)動器SWD用來將字線改變?yōu)楦呋虻蜖顟B(tài)。
然而，當如上所述那樣在具有垂直層疊的存儲芯片結(jié)構(gòu)以增加存儲容量的半導體裝置中設(shè)置位線感測放大器BLSA和子字線驅(qū)動器SWD時，難以控制位線和字線，且會因此出現(xiàn)浮置的存儲器單元。這些可能導致半導體裝置的可靠性的嚴重退化。
另外，與位線感測放大器BLSA耦接的數(shù)據(jù)線的數(shù)量在具有層疊的存儲芯片結(jié)構(gòu)的半導體裝置中將會不可避免地增加。這些對改善半導體器件的集成度造成了障礙。發(fā)明內(nèi)容
本文描述一種半 導體裝置，所述半導體裝置能夠通過改善位線感測放大器和子字線驅(qū)動器的布置結(jié)構(gòu)，來改善層疊有多個存儲芯片的半導體裝置的可靠性。
在本發(fā)明的一個實施例中，提供了一種在垂直方向上層疊有多個存儲芯片的半導體裝置，每個存儲芯片中布置有多個位線和多個字線以及多個存儲塊，每個存儲塊具有布置在所述多個位線與所述多個字線之間的交叉處的多個存儲器單元。半導體裝置包括:多個位線感測放大器，所述多個位線感測放大器與每個存儲芯片中所布置的多個位線耦接，并被配置成將所述多個位線之中的使能的存儲芯片的位線使能；以及多個子字線驅(qū)動器，所述多個子字線驅(qū)動器與布置在每個存儲芯片中的多個字線耦接，并被配置成將所述多個字線之中的使能的存儲芯片的字線使能，其中所述多個位線感測放大器和所述多個子字線驅(qū)動器被設(shè)置在所述存儲芯片中的任一個存儲芯片中。
在本發(fā)明的另一個實施例中，一種在垂直方向上層疊有多個半導體芯片的半導體裝置包括:兩個或多個存儲芯片，所述兩個或多個存儲芯片中設(shè)置有多個位線和多個字線以及設(shè)置有多個存儲塊，每個存儲塊具有形成在多個位線與多個字線之間的交叉處的多個存儲器單元；以及控制芯片，所述控制芯片包括多個位線感測放大器和多個子字線驅(qū)動器，所述多個位線感測放大器與所述兩個或多個存儲芯片中的每個存儲芯片中所布置的多個位線耦接，所述多個子字線驅(qū)動器與布置在所述兩個或多個存儲芯片中的每個存儲芯片的多個字線耦接。


結(jié)合附圖描述本發(fā)明的特征、方面和實施例，其中:
圖1示出在現(xiàn)有的半導體裝置中位線感測放大器與存儲器單元之間的耦接關(guān)系；
圖2示出在現(xiàn)有的半導體裝置中子字線驅(qū)動器與存儲器單元之間的耦接關(guān)系的實例；
圖3示出根據(jù)本發(fā)明的一個實施例的半導體裝置的配置；
圖4示出根 據(jù)本發(fā)明的一個實施例的半導體裝置的配置的變型；
圖5示出在根據(jù)如圖3所示的本發(fā)明的一個實施例的半導體裝置中，位線感測放大器與多個存儲芯片之間的耦接關(guān)系；
圖6示出在根據(jù)如圖3所示的本發(fā)明的一個實施例的半導體裝置中，子字線驅(qū)動器與多個存儲芯片之間的耦接關(guān)系的實例；以及
圖7示出根據(jù)如圖3所示的本發(fā)明的一個實施例的半導體裝置的子字線驅(qū)動器的結(jié)構(gòu)。
具體實施方式
下面將參照附圖結(jié)合本發(fā)明的各個實施例描述根據(jù)本發(fā)明的半導體裝置。
圖3示出根據(jù)本發(fā)明的一個實施例的半導體裝置的配置。
參照圖3，根據(jù)一個實施例的半導體裝置310包括多個層疊的存儲芯片311、312。盡管圖3示出兩個可層疊的存儲芯片且以兩個可層疊的存儲芯片為例展開描述，但容易理解，本發(fā)明不會受層疊的存儲芯片的數(shù)目的限制。根據(jù)本發(fā)明的一個實施例，可以為了高集成而層疊兩個或多個存儲芯片。
每個存儲芯片311、312中設(shè)置有多個位線BL1、BL2、BL3……和多個字線WL1、WL2、WL3……，并且還包括多個存儲塊MBl、MB2……，每個存儲塊包括布置在位線BLl、BL2、BL3……與字線WL1、WL2、WL3……交叉處的多個存儲器單元Cl至Cn。
根據(jù)一個實施例的半導體裝置310包括僅設(shè)置在存儲芯片311、312中的第二存儲芯片312中的位線感測放大器BLSA410和子字線驅(qū)動器SWD420。位線感測放大器BLSA410被配置成對儲存在多個存儲器單元Cl至Cn中的數(shù)據(jù)的信號進行放大，子字線驅(qū)動器SWD420被配置成驅(qū)動字線WL1、WL2、WL3......。
設(shè)置在第二存儲芯片312中的位線感測放大器BLSA410和子字線驅(qū)動器SWD420不僅控制布置在第二存儲芯片312中的位線BL1、BL2、BL3……和字線WL1、WL2、WL3……的使能，還控制布置在第一存儲芯片311中的位線BL1、BL2、BL3……和字線WL1、WL2、WL3……的使能。
S卩，第二存儲芯片312包括位線感測放大器BLSA410和子字線驅(qū)動器SWD420，且第一存儲芯片311中的多個位線BL1、BL2、BL3……和多個字線WL1、WL2、WL3……根據(jù)設(shè)置在第二存儲芯片312中的位線感測放大器410和子字線驅(qū)動器420的控制而被使能。
圖4示出根據(jù)本發(fā)明的一個實施例的半導體裝置的配置的變型。
參照圖4，根據(jù)一個實施例的半導體裝置320包括層疊的存儲芯片321、322和控制芯片323，所述控制芯片323中設(shè)置有控制電路。雖然在圖4中示出兩個層疊的存儲芯片且下文以這兩個層疊的存儲芯片為例展開描述，但顯然可理解本發(fā)明不受存儲芯片的數(shù)量的限制。根據(jù)本發(fā)明的實施例，為了高集成度可層疊兩個、三個或多個存儲芯片。
每個存儲芯片321、322中布置有多個位線BL1、BL2、BL3……和多個字線WL1、WL2、WL3……，且還包括布置在位線BLl、BL2、BL3……與字線WLl、WL2、WL3……的交叉處的多個存儲器單元Cl至Cn。
控制芯片323包括位線感測放大器BLSA410、子字線驅(qū)動器SWD420、Y譯碼器430、X譯碼器440以及控制電路450。位線感測放大器BLSA410被配置成將布置在每個存儲芯片321、322中的多個位線BL1、BL2、BL3……之中的使能的存儲芯片的位線使能。子字線驅(qū)動器SWD420被配置成對布置在每個存儲芯片321、322中的多個字線WL1、WL2、WL3……之中的、使能的存儲芯片的字線進行驅(qū)動。Y譯碼器430被配置成從控制電路450接收命令信號，將所接收的命令信號譯碼，并輸出使能的存儲芯片的列地址信號。X譯碼器440被配置成從控制電路450接收命令信號，將所接收的命令信號譯碼，并輸出使能的存儲芯片的行地址信號?？刂齐娐?50被配置成從外部接收地址信號和命令信號，并控制存儲芯片321、322的整體操作。S卩，控制芯片323本身不具有布置了用于儲存數(shù)據(jù)的存儲器單元的結(jié)構(gòu)，而是控制芯片323被配置成控制存儲芯片321、322中的存儲器單元的整體操作。
與圖1-2所示的現(xiàn)有的半導體裝置相比，在圖3-4所示的半導體裝置310、320中不需要在存儲芯片311、 312、321、322中的每個中都設(shè)置位線感測放大器BLSA410和子字線驅(qū)動器SWD420。確切地說，根據(jù)本發(fā)明的一個實施例，位線感測放大器BLSA410和子字線驅(qū)動器SWD420可設(shè)置在任一個存儲芯片或控制芯片中，以控制設(shè)置在每個存儲芯片中的多個位線BLl、BL2、BL3……和多個字線WL1、WL2、WL3……。因此，可減少因控制錯誤而造成的故障，還可減少數(shù)據(jù)線的數(shù)量。因此，改善了半導體裝置的高集成。
下面將更詳細說明在根據(jù)圖3所示的實施例的半導體裝置310中，位線感測放大器BLSA410與存儲芯片311、312之間的耦接關(guān)系。
圖5示出在根據(jù)圖3所示的實施例的半導體裝置中，位線感測放大器BLSA410與多個存儲芯片311、312之間的耦接關(guān)系。
參照圖5，存儲芯片311、312之中的第二存儲芯片312中所設(shè)置的位線感測放大器BLSA410與設(shè)置在第一存儲芯片310中的位線BL1、BL2、BL3……以及設(shè)置在第二存儲芯片312中的位線BL1、BL2、BL3......耦接。
如下將描述位線感測放大器BLSA410與各個存儲器單元之間的耦接關(guān)系。第一位線感測放大器411與布置在第一存儲芯片311的第一存儲塊MBl的第一存儲器單元Cl中的位線BLl以及布置在第二存儲芯片312的第一存儲塊MBl的第一存儲器單元Cl中的位線BLl耦接。
第二位線感測放大器412與布置在第一存儲芯片311的第一存儲塊MBl的第二存儲器單元C2中的位線BL2和布置在第二存儲芯片312的第一存儲塊MBl的第二存儲器單元C2中的位線BL2耦接。
第一位線感測放大器411和第二位線感測放大器412布置在第一存儲塊MBl的任一側(cè)上(例如在圖3中所見的上方和下方)。即，當?shù)谝晃痪€感測放大器411位于第一存儲塊MBl的第一存儲器單元Cl的一側(cè)(例如上方)時，第二位線感測放大器412位于第一存儲塊MBl的第二存儲器單元C2的另一側(cè)(例如下方)。這是因為，由于位線感測放大器BLSA410與層疊的存儲芯片311、312的多個位線耦接，因此需要保證其空間。
如下將說明位線感測放大器BLSA410的驅(qū)動特性。
將以第一位線感測放大器BLSA411為例來說明位線感測放大器BLSA410的驅(qū)動特性。當?shù)谝淮鎯π酒?11的第一存儲塊MBl的第一存儲器單元Cl被布置在第一存儲芯片311的第一存儲塊MBl的第一存儲器單元Cl的第一位線BLl與布置在第二存儲芯片312的第一存儲塊MBl的第一存儲器單元Cl的第一位線BLl之間的控制電路(未示出)使能時，第一位線感測放大器BLSA411將布置在第一存儲芯片311的第一存儲塊MBl的第一存儲器單元Cl中的第一位線BLl使能。隨后，布置在第一存儲芯片311的第一存儲塊MBl的第一存儲器單元Cl處的使能的第一位線BLl用作數(shù)據(jù)線，而布置在第二存儲芯片312的第一存儲塊MBl的第一存儲器單元Cl的第一位線BL用作參考線。
據(jù)此，第一位線感測放大器411用來放大儲存在第一存儲芯片311的第一存儲塊MBl的第一存儲器單元Cl中的數(shù)據(jù)。
已經(jīng)以根據(jù)圖3和5所示的實施例的半導體裝置310為例進行了說明。然而，在根據(jù)圖4所示的實施例的半導體裝置320中，位線感測放大器BLSA410與存儲芯片321、322之間的耦接關(guān)系，大體上可類似或甚至等同于根據(jù)圖3和5所示的實施例的半導體裝置310，除了如下這點之外:在根據(jù)圖4所示的實施例的半導體裝置320中，位線感測放大器BLSA410被設(shè)置在控制芯片323中。因此，在根據(jù)圖4所示的實施例的半導體裝置中，可以基于圖3和5所示的實施例理解位線感測放大器BLSA410與存儲芯片321、323之間的耦接關(guān)系，此處不再贅述。
下面將更詳細說明根據(jù)圖3所示的實施例的半導體裝置310的子字線驅(qū)動器SWD420。
圖6示出在根據(jù)圖3所示的實施例的半導體裝置中，子字線驅(qū)動器SWD420與存儲芯片311、312之間的耦接關(guān)系。
參照圖6，存儲芯片311、312的第二存儲芯片312中所設(shè)置的子字線驅(qū)動器420，被設(shè)置在第二存儲芯片312的第一存儲塊MBl的第一和第二存儲器單元C1、C2之間。
子字線驅(qū)動器SWD420的一側(cè)與布置在第二存儲芯片312的第一存儲塊MBl的第一存儲器單元Cl處的第一字線WLl和布置在第一存儲芯片311的第一存儲塊MBl的第一存儲器單元Cl處的第一字線WLl耦接。子字線驅(qū)動器SWD420的另一側(cè)與布置在第二存儲芯片312的第一存儲塊MBl的第二存儲器單元C2處的第一字線WLl和布置在第一存儲芯片311的第一存儲塊MBl的第二存儲器單元C2處的第一字線WLl耦接。
子字線驅(qū)動器420包括主驅(qū)動器(MD) 421、第一芯片選擇開關(guān)(CSSl) 422以及第二芯片選擇開關(guān)(CSS2)423。第一芯片選擇開關(guān)(CSS1)422被布置成與主驅(qū)動器421周圍的第二存儲芯片312的第一存儲塊MBl的第一存儲器單元Cl相鄰。第二芯片選擇開關(guān)423被布置成與主驅(qū)動器421周圍的第二存儲芯片312的第一存儲塊MBl的第二存儲器單元C2相鄰。
如下將說明存儲器單元C1、C2、C3......與芯片選擇開關(guān)CSS1、CSS2、CSS3......之間的耦接關(guān)系。第一芯片選擇開關(guān)CSS1422與布置在第二存儲芯片312的第一存儲塊MBl的第一存儲器單元Cl處的第一字線WLl和布置在第一存儲芯片311的第一存儲塊MBl的第一存儲器單元Cl處的第一字線WLl耦接。
第二芯片選擇開關(guān)423與布置在第二存儲芯片312的第一存儲塊MBl的第二存儲器單元C2處的第一字線WLl和布置在第一存儲芯片311的第一存儲塊MBl的第二存儲器單元C2處的第一字線WLl耦接。
另外，當與布置在第一和第二存儲芯片311、312的第一存儲塊MBl的第二存儲器單元C2處的第一字線WLl耦接的第一子字線驅(qū)動器SWD420a被設(shè)置在第二存儲器單元C2的左側(cè)時，與布置在第一和第二存儲芯片321、322的第二存儲塊MB2的第二存儲器單元C2處的第二字線WL2耦接的第二子字線驅(qū)動器420b被設(shè)置在第二存儲器單元C2的右側(cè)。這是因為，由于子字線驅(qū)動器SWD與層疊的存儲芯片311、312的多個字線WL耦接，故需要保證其空間。
下面將更詳細說明子字線驅(qū)動器SWD420的驅(qū)動特性。
圖7示出根據(jù)本發(fā)明的一個實施例的半導體裝置的子字線驅(qū)動器SWD的結(jié)構(gòu)。
參照圖7，根據(jù)一個實施例的半導體裝置310的子字線驅(qū)動器SWD420如以上所述包括主驅(qū)動器MD421和第一芯片選擇開關(guān)CSS1422。此處，圖7僅示出第一芯片選擇開關(guān)CSS1422，但其電路配置大體上類似或甚至等同于第二芯片選擇開關(guān)CSS2423。
主驅(qū)動器MD421包括PMOS晶體管Pl和NMOS晶體管NI。PMOS晶體管Pl配置成響應(yīng)于反相的主字線信號MWLB來上拉驅(qū)動第一節(jié)點nl。NMOS晶體管NI耦接在第一節(jié)點nl與接地電壓VSS之間，并配置成響應(yīng)于反相的主字線信號MWLB來下拉驅(qū)動第一節(jié)點nl。主驅(qū)動器MD421通過接收從控制電路輸入的子字線選擇信號FX作為電源供應(yīng)信號而被驅(qū)動。接收子字線選擇信號FX和反相的主字線信號MWLB的主驅(qū)動器MD421輸出用于將選中的子字線SWD使能的子字線輸出信號SW0。
第一芯片選擇開關(guān)422包括第一 PMOS晶體管PTl、第一 NMOS晶體管NTl、第二 PMOS晶體管PT2以及第二 NMOS晶體管NT2。第一 PMOS晶體管PTl配置成根據(jù)從主驅(qū)動器421的第一節(jié)點nl輸出的輸出信號SWO以及根據(jù)是否從控制電路輸入第一芯片選擇信號CSS1_S而導通。第一 NMOS晶體管NTl耦接在第三節(jié)點n3與接地電壓VSS之間，并配置成響應(yīng)于反相的子字線選擇信號FXB而下拉驅(qū)動第三節(jié)點n3。第二 PMOS晶體管PT2配置成根據(jù)從主驅(qū)動器421的第一節(jié)點nl輸出的輸出信號SWO以及根據(jù)是否從控制電路輸入第二芯片選擇信號CSS2_S而導通。第二 NMOS晶體管NT2耦接在第四節(jié)點n4與接地電壓VSS之間，并配置成響應(yīng)于反相的子字線選擇信號FXB而下拉驅(qū)動第四節(jié)點n4。第一芯片選擇開關(guān)422對根據(jù)從主驅(qū)動器421輸出的輸出信號SWO以及根據(jù)是否從控制電路輸入第一或第二芯片選擇信號CSS1_S或CSS2_S而選中的相應(yīng)芯片的相應(yīng)字線進行驅(qū)動。
如以上所說明，根據(jù)本發(fā)明的各種實施例的半導體裝置包括位線感測放大器BLSA410和子字線驅(qū)動器SWD420，位線感測放大器BLSA410和子字線驅(qū)動器SWD420僅位于層疊有多個存儲芯片的結(jié)構(gòu)中的任一個存儲芯片或控制芯片中。因此，即使在層疊有多個存儲芯片的結(jié)構(gòu)中，仍可以更容易控制位線BL和字線WL且減少數(shù)據(jù)線的數(shù)量，所有這些都可以改善半導體裝置的高集成度和可靠性。
雖然以上已經(jīng)描述了具體的實施例，但本領(lǐng)域技術(shù)人員可以理解，所描述的實施例僅僅是說明性的。因此，本文所描述的半導體裝置不應(yīng)基于所描述的實施例而受限制。而是，本文所描述的半導體裝置應(yīng)當結(jié)合以上描述和附圖并根據(jù)所附權(quán)利要求而受限制。
權(quán)利要求
1.一種半導體裝置，所述半導體裝置具有多個層疊的存儲芯片，每個存儲芯片都包括存儲塊，每個存儲塊都包括存儲器單元，所述存儲器單元被配置用于經(jīng)由布置在每個存儲芯片中的位線和字線而存取數(shù)據(jù)，所述半導體裝置包括: 位線感測放大器，所述位線感測放大器被設(shè)置在所述存儲芯片中的一個中，其中所述位線感測放大器配置成控制所述層疊的存儲芯片中的任一個存儲芯片中的位線的使能；以及 子字線驅(qū)動器，所述子字線驅(qū)動器被設(shè)置在所述存儲芯片中的一個中，其中所述子字線驅(qū)動器配置成控制所述層疊的存儲芯片中的任一個存儲芯片中的字線的使能。
2.如權(quán)利要求1所述的半導體裝置，其中，所述層疊的存儲芯片每個都包括第一存儲塊和第二存儲塊，所述第一存儲塊和所述第二存儲塊每個都包括第一組存儲器單元和第二組存儲器單元，且其中所述位線感測放大器包括: 第一組位線感測放大器，所述第一組位線感測放大器與第一組位線耦接，所述第一組位線與所述層疊的存儲芯片中的每個存儲芯片中的第一存儲塊的第一組存儲器單元耦接；以及 第二組位線感測放大器，所述第二組位線感測放大器與第二組位線耦接，所述第二組位線與所述層疊的存儲芯片中的每個存儲芯片中的第一存儲塊的第二組存儲器單元耦接， 其中，在所述層疊的存儲芯片中的每個芯片的第一存儲塊中，所述第一組存儲器單元中的任何存儲器單元都被設(shè)置為不與所述第二組存儲器單元的任何存儲器單元相鄰，以及 其中，所述第一組位線感測放大器位于所述第一存儲塊的第一側(cè)，而所述第二組位線感測放大器位于關(guān)于所述第一存儲塊的所述第一側(cè)的相對置的一側(cè)。
3.如權(quán)利要求2所述的半導體裝置，其中，當所述第一存儲塊中的存儲器單元是按順序布置的時，所述第一組存儲器單元對應(yīng)于奇數(shù)編號的存儲器單元，而所述第二組存儲器單元對應(yīng)于對應(yīng)于偶數(shù)編號的存儲器單元。
4.如權(quán)利要求2所述的半導體裝置，其中，所述第一組位線感測放大器位于所述第一存儲塊之上，而所述第二組位線感測放大器位于所述第一存儲塊之下。
5.如權(quán)利要求2所述的半導體裝置，其中，所述多個子字線驅(qū)動器包括: 第一組子字線驅(qū)動器，所述第一組子字線驅(qū)動器與第一組字線耦接，所述第一組字線與所述層疊的存儲芯片中的每個存儲芯片中的所述第一存儲塊的第一組存儲器單元耦接；以及 第二組子字線驅(qū)動器，所述第二組子字線驅(qū)動器與第二組字線耦接，所述第二組字線與所述層疊的存儲芯片中的 每個存儲芯片中的所述第二存儲塊的第一組存儲器單元耦接， 其中，所述第一組子字線驅(qū)動器位于所述第一存儲塊的第一組存儲器單元的第二側(cè)，而所述第二組子字線驅(qū)動器位于所述第二存儲塊的第一組存儲器單元的與所述第二側(cè)相對置的一側(cè)。
6.如權(quán)利要求5所述的半導體裝置，其中，所述第一組子字線驅(qū)動器位于所述第一存儲塊的第一組存儲器單元的左側(cè)，而所述第二組子字線驅(qū)動器位于所述第二存儲塊的第一組存儲器單元的右側(cè)。
7.如權(quán)利要求5所述的半導體裝置，其中，所述第一組子字線驅(qū)動器位于所述層疊的存儲芯片中的每個存儲芯片中的一個第一存儲塊的第一組存儲器單元與所述第一存儲塊的第二組存儲器單元之間。
8.如權(quán)利要求5所述的半導體裝置，其中，每個子字線驅(qū)動器包括: 主驅(qū)動器，所述主驅(qū)動器被配置成接收反相的主字線信號以及子字線選擇信號，并輸出用于將所述字線中的任一個使能的字線輸出信號；以及 芯片選擇開關(guān)，所述芯片選擇開關(guān)被配置成接收從所述主驅(qū)動器輸出的字線輸出信號和芯片選擇信號，并將選中的存儲芯片的相應(yīng)字線使能。
9.如權(quán)利要求8所述的半導體裝置，其中，所述芯片選擇開關(guān)包括: 第一組芯片選擇開關(guān)，所述第一組芯片選擇開關(guān)與布置在所述層疊的存儲芯片中的每個存儲芯片中的第一存儲塊的第一組存儲器單元處的第一組字線耦接；以及 第二組芯片選擇開關(guān)，所述第二組芯片選擇開關(guān)與布置在所述層疊的存儲芯片中的每個存儲芯片中的第一存儲塊的第二組存儲器單元處的第一組字線耦接。
10.一種半導體裝置，包括多個層疊的半導體芯片，所述半導體裝置包括: 兩個或更多個存儲芯片，每個芯片中布置有位線和字線并布置有存儲塊，每個存儲塊包括形成在位線與字線的交叉處的存儲器單元；以及 控制芯片，所述控制芯片包括位線感測放大器和子字線驅(qū)動器， 其中，所述位線感測放大器與布置在所述存儲芯片中的每個存儲芯片的位線耦接，而所述子字線驅(qū)動器與布置在所述存儲芯片中的每個存儲芯片中的字線耦接。
11.如權(quán)利要求10所述的半導體裝置， 其中，所述位線感測放大器被配置成將使能的存儲芯片的位線使能；以及 其中，所述子字線驅(qū)動器被配置成將所述使能的存儲芯片的字線使能。
12.如權(quán)利要求11所述的半導體裝置，其中，所述位線感測放大器包括: 第一位線感測放大器，所述第一位線感測放大器與第一位線耦接，所述第一位線被布置在所述層疊的存儲芯片中的每個存儲芯片中所布置的多個存儲塊之中的每個第一存儲塊的每個第一存儲器單元處； 第二位線感測放大器，所述第二位線感測放大器與第二位線耦接，所述第二位線被布置在所述層疊的存儲芯片中的每個存儲芯片中所布置的所述多個存儲塊之中的每個第一存儲塊的每個第二存儲器單元處， 其中每個第一位線感測放大器位于第一存儲塊的第一側(cè)，而所述第二位線感測放大器位于第一存儲塊的另一側(cè) 。
13.如權(quán)利要求12所述的半導體裝置，其中，所述第一位線感測放大器位于所述第一存儲塊之上，而所述第二位線感測放大器位于所述第一存儲塊之下。
14.如權(quán)利要求12所述的半導體裝置，其中，所述多個子字線驅(qū)動器包括: 第一子字線驅(qū)動器，所述第一子字線驅(qū)動器與第一字線耦接，所述第一字線被布置在所述層疊的存儲芯片中的每個存儲芯片中所布置的所述多個存儲塊之中的每個第一存儲塊的每個第一存儲器單元處；以及 第二子字線驅(qū)動器，所述第二子字線驅(qū)動器與第二字線耦接，所述第二字線被布置在所述層疊的存儲芯片中的每個存儲芯片中所布置的所述多個存儲塊之中的每個第二存儲塊的每個第一存儲器單元處， 其中每個第一子字線驅(qū)動器被設(shè)置在第一存儲塊的每個第一存儲器單元的第二側(cè)，而所述第二子字線驅(qū)動器被設(shè)置在所述第二存儲塊的每個第一存儲器單元的與所述第二側(cè)相對置的一側(cè)。
15.如權(quán)利要求14所述的半導體裝置，其中，每個第一子字線驅(qū)動器被設(shè)置在第一存儲塊的每個第一存儲器單元之上，而所述第二子字線驅(qū)動器被設(shè)置在所述第二存儲塊的每個第一存儲器單元之下。
16.如權(quán)利要求14所述的半導體裝置，其中，所述第一子字線驅(qū)動器被設(shè)置在所述多個存儲芯片中的任一個第一存儲塊的第一存儲器單元與所述第一存儲塊的第二存儲器單元之間。
17.如權(quán)利要求14所述的半導體裝置，其中，所述子字線驅(qū)動器每個都包括: 主驅(qū)動器，所述主驅(qū)動器被配置成接收反相的主字線信號以及子字線選擇信號，并輸出用于將所述多個字線中的任一個字線使能的字線輸出信號；以及 芯片選擇開關(guān)，所述芯片選擇開關(guān)被配置成接收芯片選擇信號和從所述主驅(qū)動器輸出的所述字線輸出信號，并將選中的存儲芯片的相應(yīng)字線使能。
18.如權(quán)利要求17所述的半導體裝置，其中，所述芯片選擇開關(guān)包括: 第一芯片選擇開關(guān)，所述第一芯片選擇開關(guān)與所述第一字線耦接，所述第一字線被布置在各個存儲芯片中所布置的所述多個存儲塊之中的第一存儲塊的第一存儲器單元處；以及 第二芯片選擇開關(guān)，所述第二芯片選擇開關(guān)與所述第一字線耦接，所述第一字線被布置在各個存儲芯片中所布 置的所述多個存儲塊之中的第一存儲塊的第二存儲器單元處。
全文摘要
本發(fā)明提供一種半導體裝置，其具有沿著一個方向?qū)盈B的存儲芯片，每個存儲芯片中布置有位線和字線，并且每個芯片具有存儲塊，每個存儲塊具有存儲器單元。半導體裝置包括位線感測放大器，其與布置在每個存儲芯片中的位線耦接并配置成將多個位線之中的使能的存儲芯片的位線使能；以及子字線驅(qū)動器，其與布置在每個存儲芯片中的字線耦接，并配置成將多個字線之中的使能的存儲芯片的字線使能。位線感測放大器和子字線驅(qū)動器被設(shè)置在任一個存儲芯片中。
文檔編號G11C11/413GK103137186SQ20121045752
公開日2013年6月5日 申請日期2012年11月14日 優(yōu)先權(quán)日2011年11月29日
發(fā)明者金定煥 申請人:愛思開海力士有限公司