本發(fā)明涉及一種半導(dǎo)體存儲裝置，尤其涉及與非(nand)型或或非(nor)型快閃存儲器(flashmemory)的輸入數(shù)據(jù)(data)的驗證方法。
背景技術(shù)：
：：nand型快閃存儲器的編程(program)動作中，對所選擇的字線(wordline)施加高電壓的編程電壓(例如15v～20v)，對非選擇的字線施加中間電位(例如10v)，將與要編程的數(shù)據(jù)“0”或“1”相應(yīng)的電位供給至位線(bitline)，由此，使電子從溝道(channel)通過柵極絕緣膜而穿隧(tunneling)至選擇存儲單元(memorycell)的浮動?xùn)艠O(floatinggate)(例如專利文獻1)。[現(xiàn)有技術(shù)文獻][專利文獻][專利文獻1]日本專利特開2011-253591號公報技術(shù)實現(xiàn)要素：[發(fā)明所要解決的問題]圖1表示nand型快閃存儲器的主要部分的結(jié)構(gòu)。該圖1中例示了1個外部輸入/輸出端子10與頁面緩沖器(pagebuffer)/讀出(sense)電路30之間的傳輸路徑。傳輸路徑包括：輸入緩沖器22a，輸入來自輸入/輸出端子10的數(shù)據(jù)；輸入線(line)24a，搬送來自輸入緩沖器22a的單端(singleend)的輸入數(shù)據(jù)；以及驅(qū)動器(driver)26a，將單端的數(shù)據(jù)轉(zhuǎn)換為差動數(shù)據(jù)，并將差動數(shù)據(jù)通過數(shù)據(jù)線dl、/dl而供給至頁面緩沖器/讀出電路30。進而，傳輸路徑更具有：驅(qū)動器26b，將來自頁面緩沖器/讀出電路30的差動數(shù)據(jù)轉(zhuǎn)換為單端的數(shù)據(jù)；輸出緩沖器22b，輸出經(jīng)轉(zhuǎn)換的數(shù)據(jù)；以及輸出線24b，將從輸出緩沖器22b輸出的輸出數(shù)據(jù)搬送至輸入/輸出端子10。外部輸入/輸出端子10是由命令(command)、地址(address)、輸入/輸出數(shù)據(jù)共同使用，但這些數(shù)據(jù)的識別是根據(jù)此處未圖示的外部控制信號(例如命令鎖存使能(commandlatchenable)信號、地址鎖存使能(addresslatchenable)信號等)來進行。例如，當命令鎖存使能信號為h電平(level)、地址使能信號為l電平時，出現(xiàn)在外部輸入/輸出端子10處的數(shù)據(jù)將被識別為命令，該命令通過輸入緩沖器22a而存儲于控制器40的鎖存電路42中。控制器40對存儲于鎖存電路42中的命令進行解讀，以控制編程動作、讀出動作或擦除動作等。而且，當?shù)刂肥鼓苄盘枮閔電平、命令使能信號為l電平時，出現(xiàn)在外部輸入/輸出端子10處的數(shù)據(jù)將被識別為地址，該地址通過輸入緩沖器22a而存儲于未圖示的地址寄存器(addressregister)中。當?shù)刂肥鼓苄盘枮閘電平、命令使能信號為l電平時，出現(xiàn)在外部輸入/輸出端子10處的數(shù)據(jù)通過輸入緩沖器22a、輸入線24a、驅(qū)動器26a而加載(load)至頁面緩沖器/讀出電路30中。圖2表示輸入數(shù)據(jù)被加載至頁面緩沖器/讀出電路時的時序圖(timingchart)。此處，假設(shè)已輸入有編程命令及地址。當寫入使能(writeenable)信號wen為h電平時，可對頁面緩沖器/讀出電路30輸入數(shù)據(jù)，為l電平時，可輸出數(shù)據(jù)。當pcb信號為h電平時，可進行驅(qū)動器26a、26b與數(shù)據(jù)線dl、/dl間的數(shù)據(jù)傳輸，當ya信號為h電平時，可選擇頁面緩沖器/讀出電路30的列地址。如該圖2所示，輸入至外部輸入/輸出端子10的輸入數(shù)據(jù)d0、d1、d2、d3被分別加載至頁面緩沖器(pb)/讀出電路30的列地址a、a+1、a+2、a+3。接下來，加載至頁面緩沖器/讀出電路30中的數(shù)據(jù)被編程至由行選擇電路所選擇的頁面，隨后，進行判定編程是否已成功的編程校驗(programverify)。編程校驗是對選擇頁面施加校驗電壓的讀出，驗證存儲單元的閾值是否處于“0”的分布幅度內(nèi)。若未到達“0”的分布幅度，則存儲單元被判定為不合格，對該存儲單元再次施加比前次的編程脈沖大δv的編程脈沖。在盡管編程脈沖的施加次數(shù)已達到預(yù)定的次數(shù)仍為不合格存儲單元的情況下，則將包含該選擇頁面的塊(block)作為壞塊(badblock)來管理。如此，以往的快閃存儲器中，在對輸入數(shù)據(jù)進行編程時，可通過編程校驗來檢查(check)輸入數(shù)據(jù)是否被正確編程至選擇頁面中，但若頁面緩沖器/讀出電路30的一部分存在不良，或者若外部輸入/輸出端子10與頁面緩沖器/讀出電路30之間的傳輸路徑存在不良，則輸入數(shù)據(jù)將無法被正確加載至頁面緩沖器/讀出電路30中，結(jié)果導(dǎo)致錯誤的數(shù)據(jù)受到編程。今后，隨著晶體管微細化的進一步推進，若考慮到構(gòu)成頁面緩沖器/讀出電路30的鎖存電路的晶體管產(chǎn)生不良，或者其動作不穩(wěn)定化，而且，從外部輸入/輸出端子10至頁面緩沖器/讀出電路30的傳輸路徑產(chǎn)生缺陷或故障(例如短路(short)或開路(open)等)，或者因數(shù)據(jù)傳輸速度的高速化引起的噪聲(noise)或電源電壓的變動造成的數(shù)據(jù)破壞的可能性，則需要對從外部輸入/輸出端子對頁面緩沖器/讀出電路輸入的數(shù)據(jù)進行驗證。這不僅是nand型快閃存儲器，也是將從外部端子輸入的數(shù)據(jù)存儲至存儲器的結(jié)構(gòu)的半導(dǎo)體存儲裝置共同的問題。
發(fā)明內(nèi)容本發(fā)明解決如此的以往問題，目的在于提供一種半導(dǎo)體存儲裝置，其具備對從外部端子導(dǎo)入內(nèi)部的輸入數(shù)據(jù)進行驗證的功能。[解決問題的技術(shù)手段]本發(fā)明的半導(dǎo)體存儲裝置包括：外部端子；存儲器陣列；數(shù)據(jù)存儲部件，存儲從所述外部端子輸入的輸入數(shù)據(jù)，并能夠?qū)⑺鎯Φ妮斎霐?shù)據(jù)編程至所述存儲器陣列；以及比較部件，對從所述外部端子存儲于所述數(shù)據(jù)存儲部件中的輸入數(shù)據(jù)、與從所述數(shù)據(jù)存儲部件讀出的輸入數(shù)據(jù)進行比較。優(yōu)選的是，所述比較部件是在對所述輸入數(shù)據(jù)進行編程時實施。優(yōu)選的是，所述比較部件對所述數(shù)據(jù)存儲部件的同一列地址的輸入數(shù)據(jù)進行比較。優(yōu)選的是，所述數(shù)據(jù)存儲部件通過輸入線及輸出線而連接于所述外部端子，所述比較部件對在所述輸入線上傳輸?shù)妮斎霐?shù)據(jù)與在所述輸出線上傳輸?shù)妮斎霐?shù)據(jù)進行比較。優(yōu)選的是，所述比較部件是在測試模式(testmode)時實施。優(yōu)選的是，半導(dǎo)體存儲裝置還包括：判定部件，基于所述比較部件的比較結(jié)果來判定所述數(shù)據(jù)存儲部件有無故障。優(yōu)選的是，半導(dǎo)體存儲裝置還包括對半導(dǎo)體存儲裝置的動作進行控制的控制部件，所述控制部件包含能夠存儲從所述外部端子輸入的命令的存儲電路，所述比較部件對被存儲于所述存儲電路中的輸入數(shù)據(jù)與從所述數(shù)據(jù)存儲部件讀出的輸入數(shù)據(jù)進行比較。優(yōu)選的是，所述控制部件在由所述比較部件判定為數(shù)據(jù)不一致時，將存儲于所述存儲電路中的數(shù)據(jù)再輸入至所述數(shù)據(jù)存儲部件。本發(fā)明的輸入數(shù)據(jù)的驗證方法是半導(dǎo)體存儲裝置的輸入數(shù)據(jù)的驗證方法，所述半導(dǎo)體存儲裝置包括外部端子、存儲從所述外部端子輸入的輸入數(shù)據(jù)的數(shù)據(jù)存儲部件、以及連接于所述數(shù)據(jù)存儲部件的存儲器陣列，所述輸入數(shù)據(jù)的驗證方法包括下述步驟：從所述外部端子將輸入數(shù)據(jù)加載至所述數(shù)據(jù)存儲部件；讀出被加載至所述數(shù)據(jù)存儲部件中的輸入數(shù)據(jù)；以及對存儲于所述數(shù)據(jù)存儲部件中的輸入數(shù)據(jù)與從所述數(shù)據(jù)存儲部件讀出的輸入數(shù)據(jù)進行比較。優(yōu)選的是，所述比較的步驟是在對輸入數(shù)據(jù)進行編程時進行。優(yōu)選的是，所述加載的步驟及所述讀出的步驟是在1個數(shù)據(jù)輸入循環(huán)(cycle)中實施。優(yōu)選的是，所述比較的步驟是在測試模式時進行。優(yōu)選的是，驗證方法還包括下述步驟：基于所述比較的步驟的比較結(jié)果，來判定所述數(shù)據(jù)存儲部件有無故障。優(yōu)選的是，所述加載的步驟包含存儲在輸入線上傳輸?shù)妮斎霐?shù)據(jù)的步驟，所述比較的步驟對存儲的所述輸入數(shù)據(jù)與從所述數(shù)據(jù)存儲部件讀出的輸入數(shù)據(jù)進行比較。優(yōu)選的是包括下述步驟：當通過所述比較的步驟判定為輸入數(shù)據(jù)不一致時，將通過所述存儲的步驟所存儲的數(shù)據(jù)再輸入至所述數(shù)據(jù)存儲部件。(發(fā)明的效果)根據(jù)本發(fā)明，通過設(shè)置對從外部端子存儲于數(shù)據(jù)存儲部件中的輸入數(shù)據(jù)、與從數(shù)據(jù)存儲部件讀出的輸入數(shù)據(jù)進行比較的比較部件，能夠驗證輸入數(shù)據(jù)是否被正確存儲于數(shù)據(jù)存儲部件中。附圖說明圖1是表示以往的快閃存儲器的主要部分的結(jié)構(gòu)的方塊圖；圖2是對以往的快閃存儲器的輸入數(shù)據(jù)被加載至頁面緩沖器/讀出電路時的動作進行說明的時序圖；圖3是表示本發(fā)明的實施例的nand型快閃存儲器的整體的概略結(jié)構(gòu)的圖；圖4是表示本發(fā)明的實施例的存儲單元陣列的nand串(string)的結(jié)構(gòu)的電路圖；圖5是表示本實施例的頁面緩沖器/讀出電路的結(jié)構(gòu)的圖；圖6是對從輸入/輸出端子對頁面緩沖器/讀出電路加載數(shù)據(jù)進行說明的圖；圖7是表示用于進行本發(fā)明的第1實施例的輸入數(shù)據(jù)的驗證的驗證電路的結(jié)構(gòu)的圖；圖8是本發(fā)明的第1實施例的輸入數(shù)據(jù)的驗證時的各部的時序圖；圖9是對本發(fā)明的第1實施例的輸入數(shù)據(jù)的驗證方法進行說明的流程圖；圖10是對本發(fā)明的第2實施例的輸入數(shù)據(jù)的驗證方法進行說明的流程圖；圖11是表示用于實施本發(fā)明的第2實施例的輸入數(shù)據(jù)的驗證方法的結(jié)構(gòu)的圖。附圖標記說明：10、i/o、i/o-0、i/o-1、i/o-7：外部輸入/輸出端子；22a：輸入緩沖器；22b：輸出緩沖器；24a：輸入線；24b：輸出線；26a、26b：驅(qū)動器；30、170：頁面緩沖器/讀出電路；40、150：控制器；42、152：鎖存電路；100：快閃存儲器；110：存儲器陣列；110-1、110-7、120：輸入/輸出緩沖器；130：驗證電路；132-0、132-1、132-7：比較電路；134：與電路；136：判定電路；140：地址寄存器；160：字線選擇電路；180：列選擇電路；190：內(nèi)部電壓產(chǎn)生電路；200：常規(guī)區(qū)段；210：備用區(qū)段；a、a+1、a+2、a+3：列地址；ax：行地址信息；ay：列地址信息；blcd、blclamp、blpre、dtg、eq_en、q1、q2、reg、vg：晶體管；blk(0)、blk(1)、blk(m-1)：存儲塊；d0、d1、d2、d3：輸入數(shù)據(jù)；dl、/dl：數(shù)據(jù)線；gbl0、gbl0、gbln-1、gbln：位線；mc0、mc1、mc2、mc31：存儲單元nu：nand串單元；q3：校驗用晶體管；s100～s112、s200～s210：步驟；sgd、sgs：選擇柵極信號；sl：共用的源極線；slr：鎖存節(jié)點；sls：節(jié)點；sns：讀出節(jié)點；t0、t1、t2、t3：時間期間；td：位線側(cè)選擇晶體管；ts：源極線側(cè)選擇晶體管；v1、v2：電壓供給部；vers：擦除電壓；vpass：通過電壓；vpgm：寫入電壓；vread：讀出通過電壓；wen：寫入使能信號；wl0、wl1、wl2、wl31：字線。具體實施方式接下來，參照附圖來詳細說明本發(fā)明的實施方式。此處，作為優(yōu)選形態(tài)，例示nand型快閃存儲器。另外，應(yīng)留意的是，附圖中，為了便于理解而強調(diào)表示各部分，與實際元件(device)的比例(scale)并不相同。[實施例]將本發(fā)明的實施例的快閃存儲器的主要部分的結(jié)構(gòu)示于圖3。但是，此處所示的快閃存儲器的結(jié)構(gòu)僅為例示，本發(fā)明未必限定于此種結(jié)構(gòu)。本實施例的快閃存儲器100包括：存儲器陣列110，呈矩陣狀地排列有多個存儲單元；輸入/輸出緩沖器120，連接于外部輸入/輸出端子i/o；驗證電路130，進行從外部輸入/輸出端子i/o輸入的輸入數(shù)據(jù)的驗證；地址寄存器140，從輸入/輸出緩沖器120接收地址數(shù)據(jù)；控制部150，從輸入/輸出緩沖器120接收命令數(shù)據(jù)等，以控制各部分；字線選擇電路160，從地址寄存器140接收行地址信息ax，對行地址信息ax進行解碼(decode)，并基于解碼結(jié)果來進行塊的選擇及字線的選擇等；頁面緩沖器/讀出電路170，存儲從由字線選擇電路160所選擇的頁面讀出的數(shù)據(jù)，或者存儲要編程至所選擇的頁面的輸入數(shù)據(jù)；列選擇電路180，從地址寄存器140接收列地址信息ay，對列地址信息ay進行解碼，并基于該解碼結(jié)果來選擇頁面緩沖器/讀出電路170內(nèi)的列地址的數(shù)據(jù)；以及內(nèi)部電壓產(chǎn)生電路190，生成數(shù)據(jù)的讀出、編程及擦除等所需的各種電壓(寫入電壓vpgm、通過(pass)電壓vpass、讀出通過電壓vread、擦除電壓vers等)。存儲器陣列110在列方向上具有m個存儲塊blk(0)、blk(1)、…、blk(m-1)?？拷鼔Kblk(0)而配置有頁面緩沖器/讀出電路170。在1個存儲塊中，例如圖4所示，形成有多個nand串單元nu，該nand串單元nu是由多個存儲單元串聯(lián)連接而成。1個nand串nu包含：串聯(lián)連接的多個存儲單元mci(i＝0、1、…、31)、位線側(cè)選擇晶體管td、及源極線(sourceline)側(cè)選擇晶體管ts。位線側(cè)選擇晶體管td的漏極(drain)連接于位線gbl0～gbln中相對應(yīng)的1條位線，源極線側(cè)選擇晶體管ts的源極連接于共用的源極線sl。存儲單元mci的控制柵極連接于字線wli，選擇晶體管td、ts的柵極連接于與字線wli平行的選擇柵極線sgd、sgs。字線選擇電路160基于行地址信息ax，通過選擇柵極線sgs、sgd來驅(qū)動選擇晶體管td、ts，以選擇塊或字。存儲單元典型的是具有金屬氧化物半導(dǎo)體(metaloxidesemiconductor，mos)結(jié)構(gòu)，該mos結(jié)構(gòu)包括：作為n型擴散區(qū)域的源極/漏極，形成在p阱(well)內(nèi)；穿隧(tunnel)氧化膜，形成在源極/漏極間的溝道(channel)上；浮動?xùn)艠O(電荷蓄積層)，形成在穿隧氧化膜上；以及控制柵極，通過介電質(zhì)膜而形成在浮動?xùn)艠O上。當浮動?xùn)艠O中未蓄積有電荷時，即寫入有數(shù)據(jù)“1”時，閾值處于負狀態(tài)。當在浮動?xùn)艠O中蓄積有電荷時，即寫入有數(shù)據(jù)“0”時，閾值偏移(shift)為正。其中，存儲單元既可為存儲1個位(二值數(shù)據(jù))的單層單元(singlelevelcell，slc)型，也可為存儲多個位的多層單元(multilevelcell，mlc)型。表1是表示在快閃存儲器的各動作時施加的偏電壓的一例的表(table)。在讀出動作時，對位線施加正電壓，對選擇字線施加例如0v，對非選擇字線施加通過電壓vpass(例如4.5v)，對選擇柵極線sgd、sgs施加正電壓(例如4.5v)，使位線側(cè)選擇晶體管td、源極線側(cè)選擇晶體管ts導(dǎo)通，對共用源極線施加0v。在編程(寫入)動作時，對選擇字線施加高電壓的編程電壓vpgm(15v～20v)，對非選擇的字線施加中間電位(例如10v)，使位線側(cè)選擇晶體管td導(dǎo)通，使源極線側(cè)選擇晶體管ts斷開，并將與“0”或“1”的數(shù)據(jù)相應(yīng)的電位供給至位線gbl。在擦除動作時，對塊內(nèi)的被選擇的字線施加0v，對p阱施加高電壓(例如21v)，將浮動?xùn)艠O的電子抽出至基板，由此以塊為單位來擦除數(shù)據(jù)。表1圖5是表示頁面緩沖器/讀出電路的結(jié)構(gòu)的圖。頁面緩沖器/讀出電路170具備：讀出電路，在讀出動作時等感測選擇存儲單元的位線電位；以及鎖存電路，存儲要編程的輸入數(shù)據(jù)或從存儲器陣列讀出的數(shù)據(jù)等。讀出電路包含：用于將從電壓供給部v1供給的電壓預(yù)充電至位線的晶體管blpre、用于對位線進行鉗位(clamp)的晶體管blclamp、用于在讀出節(jié)點(sensenode)sns與鎖存節(jié)點(latchnode)slr間傳輸電荷的晶體管blcd、用于將鎖存節(jié)點slr的電位傳輸至與電壓供給部v2連接的晶體管vg的晶體管dtg、以及用于將電壓供給部v2耦合于讀出節(jié)點sns的晶體管reg。晶體管dtg例如在編程校驗等中必須使讀出節(jié)點sns從l電平反相為h電平時進行動作。鎖存電路包含：經(jīng)交叉耦合(crosscouple)的一對逆變器(inverter)；用于使節(jié)點slr/sls等效的晶體管eq_en；將節(jié)點slr/sls連接至數(shù)據(jù)線dl、/dl的晶體管q1、q2；以及連接于節(jié)點sls的校驗用晶體管q3。對晶體管q1、q2的柵極供給pcb信號。圖6是表示從外部輸入/輸出端子向頁面緩沖器/讀出電路170加載輸入數(shù)據(jù)的一例的圖。例如，當快閃存儲器100具有×8的外部輸入/輸出端子時，從外部輸入/輸出端子i/o-0～i/o-7通過各輸入/輸出緩沖器110-1～110-7來將輸入數(shù)據(jù)di加載至頁面緩沖器/讀出電路170。頁面緩沖器/讀出電路170例如具有：被分割為區(qū)段(sector)0～區(qū)段7這8個區(qū)段的常規(guī)(regular)區(qū)段200；以及備用(spare)區(qū)段210。1個區(qū)段例如包含256字節(jié)(byte)，此時，常規(guī)區(qū)段200整體存儲約2k字節(jié)的數(shù)據(jù)。備用區(qū)段210例如包含64字節(jié)，存儲用戶數(shù)據(jù)或壞塊等信息。對于1個區(qū)段，分配有外部輸入/輸出端子i/o-0～i/o-7，即，在對1個區(qū)段加載輸入數(shù)據(jù)時，對于1個外部輸入/輸出端子分配有256位(bit)(256位×8＝1區(qū)段)。列選擇電路180基于在編程動作時接收的列地址信息ay，來選擇被輸入至外部輸入/輸出端子i/o-0～i/o-7中的數(shù)據(jù)所要加載的列地址。圖6表示從外部輸入/輸出端子i/o-0～i/o-7輸入的數(shù)據(jù)被加載至區(qū)段0的例子。接下來，對本實施例的驗證電路130進行說明。本實施例的驗證電路130進行從外部輸入/輸出端子輸入的輸入數(shù)據(jù)的驗證。圖7表示驗證電路130的優(yōu)選結(jié)構(gòu)例。另外，該圖7所示的傳輸路徑為與圖1所示的傳輸路徑同樣的結(jié)構(gòu)。驗證電路130包含比較電路132，該比較電路132輸入被存儲于控制器150的鎖存電路152中的數(shù)據(jù)與從輸出線24b讀出的數(shù)據(jù)，并對兩數(shù)據(jù)進行比較。比較電路132例如包含符合電路(ex-nor)。控制器150通常使從外部輸入/輸出端子導(dǎo)入的命令存儲于鎖存電路152中，并進行其解讀，但在輸入命令以外的期間，例如，在輸入數(shù)據(jù)被加載至頁面緩沖器/讀出電路170的期間，處于空閑(idle)狀態(tài)。本實施例中，當利用鎖存電路152的空閑狀態(tài)，將輸入數(shù)據(jù)加載至頁面緩沖器/讀出電路170時，同時使輸入數(shù)據(jù)存儲于鎖存電路152中。具體而言，控制器150在接收編程命令，并基于該命令來執(zhí)行編程序列(sequence)時，使隨后從外部輸入/輸出端子導(dǎo)入至內(nèi)部的輸入數(shù)據(jù)存儲于鎖存電路152中。進而，控制器150在輸入數(shù)據(jù)剛被加載至頁面緩沖器/讀出電路170，便使從頁面緩沖器/讀出電路170加載的數(shù)據(jù)讀出至輸出線24b上，并使比較電路132對所讀出的數(shù)據(jù)與存儲于鎖存電路152中的數(shù)據(jù)進行比較。若所讀出的數(shù)據(jù)與被存儲于鎖存電路152中的數(shù)據(jù)不一致，則可料想頁面緩沖器/讀出電路170及/或傳輸路徑存在故障。圖8是本實施例的輸入數(shù)據(jù)的驗證時的時序圖。本實施例中，當輸入數(shù)據(jù)被加載至內(nèi)部時，在直至下個輸入數(shù)據(jù)被加載為止的期間，實施所加載的輸入數(shù)據(jù)的驗證。換言之，數(shù)據(jù)輸入循環(huán)伴隨輸入數(shù)據(jù)的驗證循環(huán)。圖8中，1個數(shù)據(jù)輸入循環(huán)具有時間期間t0與時間期間t1。在時間期間t0，從外部輸入/輸出端子將輸入數(shù)據(jù)d0導(dǎo)入至內(nèi)部，輸入數(shù)據(jù)d0被加載至由列選擇電路180所選擇的頁面緩沖器/讀出電路170的列地址a。例如，如圖6所示，若為×8的輸入/輸出端子，則輸入數(shù)據(jù)d0為8位數(shù)據(jù)。在下個時間期間t1，進行輸入數(shù)據(jù)d0的驗證。即，使寫入使能信號wen由h電平轉(zhuǎn)變?yōu)閘電平，將被存儲于頁面緩沖器/讀出電路170的地址a的輸入數(shù)據(jù)d0讀出至數(shù)據(jù)線dl、/dl，比較電路132對被存儲于鎖存電路152中的輸入數(shù)據(jù)d0與讀出至輸出線24b上的輸入數(shù)據(jù)d0進行比較。當比較電路132的比較結(jié)果表示兩數(shù)據(jù)不一致時，進行何種后處理為任意，例如可將比較結(jié)果提供給控制器150，從而再次將輸入數(shù)據(jù)d0加載至頁面緩沖器/讀出電路170?；蛘?，也可向外部控制器輸出表示存在輸入數(shù)據(jù)的破壞的警告。當輸入數(shù)據(jù)d0的加載及驗證結(jié)束時，加載下個輸入數(shù)據(jù)。下個數(shù)據(jù)輸入循環(huán)具有時間期間t2、時間期間t3。在時間期間t2，將輸入數(shù)據(jù)d1存儲于鎖存電路152，且加載至頁面緩沖器/讀出電路170的被選擇的列地址a+1。列地址a+1既可為使列地址a自動增量(increment)者，也可從外部提供。在下個時間期間t4，與所述同樣地進行輸入數(shù)據(jù)d1的驗證。圖9是本實施例的編程動作的流程。首先，從外部控制器向快閃存儲器100的外部輸入/輸出端子依序供給編程命令及地址，將編程命令存儲于鎖存電路152，將地址導(dǎo)入至地址寄存器140(s100)?？刂破?50對存儲于鎖存電路152中的編程命令進行解讀，開始編程序列。接下來，從外部控制器向快閃存儲器100的外部輸入/輸出端子供給輸入數(shù)據(jù)，并將輸入數(shù)據(jù)通過輸入線24a而存儲于鎖存電路152中(s102)，且加載至頁面緩沖器/讀出電路170的被選擇的列地址(s104)。接下來，控制器150使被加載至頁面緩沖器/讀出電路170中的輸入數(shù)據(jù)輸出至輸出線24b上(s106)，使比較電路132對被存儲于鎖存電路152中的輸入數(shù)據(jù)與被讀出至輸出線24b上的輸入數(shù)據(jù)進行比較，進行輸入數(shù)據(jù)的驗證(s108)。當所有輸入數(shù)據(jù)的加載完成時(s110)，將存儲于頁面緩沖器/讀出電路170中的輸入數(shù)據(jù)編程至選擇頁面(s112)。此處，控制器150在輸入數(shù)據(jù)的驗證結(jié)果為不合格時(由比較電路判定為兩數(shù)據(jù)不一致時)，可在進行編程之前，使存儲于鎖存電路152中的輸入數(shù)據(jù)再輸入至頁面緩沖器/讀出電路170，從而進行再驗證。該再輸入/再驗證也可在所有輸入數(shù)據(jù)的輸入結(jié)束后執(zhí)行，此時，鎖存電路152繼續(xù)存儲輸入數(shù)據(jù)，直至進行再驗證為止。而且，控制器150也可在輸入數(shù)據(jù)的再輸入/再驗證的次數(shù)達到一定數(shù)量的情況下，將表示無法編程或物理故障的信號輸出至外部控制器。接下來，對本發(fā)明的第2實施例進行說明。第1實施例中，是在編程動作時執(zhí)行輸入數(shù)據(jù)的驗證，但在第2實施例中，在測試模式時執(zhí)行輸入數(shù)據(jù)的驗證。圖10表示第2實施例的輸入數(shù)據(jù)的驗證方法的流程?？刂破?50在鎖存電路152從外部輸入/輸出端子收到測試模式用命令時(s200)，開始測試模式的序列。在測試模式下，從外部控制器向快閃存儲器100的外部輸入/輸出端子發(fā)送測試數(shù)據(jù)，將該測試數(shù)據(jù)存儲于鎖存電路152中(s202)，且加載至頁面緩沖器/讀出電路170(s204)。接下來，從頁面緩沖器/讀出電路170將測試數(shù)據(jù)讀出至輸出線24b(s206)，由比較電路132對被存儲于鎖存電路152中的測試數(shù)據(jù)與被讀出至輸出線24b上的測試數(shù)據(jù)進行比較，進行測試數(shù)據(jù)的驗證(s208)。該驗證結(jié)果供有無故障的判定用(s210)。在1個優(yōu)選形態(tài)中，以頁面緩沖器/讀出電路170的區(qū)段為單位來實施測試。圖11表示從外部輸入/輸出端子i/o-0～i/o-7將測試數(shù)據(jù)加載至頁面緩沖器/讀出電路170的區(qū)段0的例子。例如，當1個區(qū)段為256字節(jié)時，測試數(shù)據(jù)在256的數(shù)據(jù)輸入循環(huán)中從外部輸入/輸出端子i/o-0～i/o-7被導(dǎo)入至內(nèi)部。在外部輸入/輸出端子i/o-0～i/o-7上，分別連接有8根輸入/輸出線24a、24b，8根輸入/輸出線連接于鎖存電路152，并且通過列選擇電路180而連接于區(qū)段0。列選擇電路180包含多個用于選擇列地址的選擇用晶體管，例如，在1條輸入/輸出線24a、24b上，連接有256個選擇用晶體管。列選擇電路180根據(jù)列地址來使256個選擇用晶體管中的任一者導(dǎo)通，將輸入/輸出線24a、24b連接于所選擇的列地址。在測試模式下，列地址可通過地址計數(shù)器(addresscounter)來增量，未必需要從外部輸入。當輸入有8位的測試數(shù)據(jù)時，比較電路132-0、132-1、…132-7對被存儲于鎖存電路152中的測試數(shù)據(jù)與從區(qū)段0讀出至輸出線24b上的測試數(shù)據(jù)進行比較，并將該比較結(jié)果提供給與電路134。與電路134每當輸入8位的測試數(shù)據(jù)時，將其比較結(jié)果輸出至判定電路136。判定電路136在對區(qū)段0的所有測試數(shù)據(jù)的加載完成時，判定區(qū)段0的電路有無故障、或者對區(qū)段0的傳輸路徑有無故障。以后，對于區(qū)段1、區(qū)段2、…區(qū)段7也實施同樣的處理。當然，除了以區(qū)段為單位來判定有無故障以外，也可在對所有區(qū)段的測試數(shù)據(jù)的加載完成時，判定電路136提供判定結(jié)果。如此，根據(jù)本實施例，無須使用測試器(tester)等設(shè)備，便能夠容易且高速地判定頁面緩沖器/讀出電路或其傳輸路徑上有無故障。最后應(yīng)說明的是：以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解：其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。當前第1頁12當前第1頁12