本公開涉及通信，尤其涉及一種電容陣列失配校正方法、電路、裝置、設(shè)備及介質(zhì)。
背景技術(shù)：
1、模數(shù)轉(zhuǎn)換器(analog?to?digital?converter，簡(jiǎn)稱adc)是一個(gè)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的器件，例如將溫度、濕度、壓力、位置等信息轉(zhuǎn)換為數(shù)字信號(hào)。其中，逐次逼近型(successive?approximation?register，簡(jiǎn)稱sar)adc可以實(shí)現(xiàn)低功耗，較高采樣速率，是射頻收發(fā)芯片的主流方案之一。逐次逼近型(sar)adc的原理是模擬信號(hào)通過電容保持，逐次和不同參考電壓進(jìn)行比較，從而通過二分法最終得到所需精度，而數(shù)字寄存器則記錄每次比較的結(jié)果，并最終輸出數(shù)字信號(hào)。整體的比較操作通過adc的邏輯單元進(jìn)行控制。其中用來實(shí)現(xiàn)不同參考生成的為容性n-bits數(shù)模轉(zhuǎn)換器(digital?to?analog?converter，簡(jiǎn)稱dac)，一般采用電容陣列來實(shí)現(xiàn)容性dac，而dac單元電容的準(zhǔn)確性會(huì)影響adc的非線性、噪底和諧波。
2、現(xiàn)在的技術(shù)中，針對(duì)電容失配的處理主要通過以下兩種方案：一種方案是增加額外一列電容陣列或至少一部分電容的方式對(duì)電容失配進(jìn)行補(bǔ)償，這種方案使得芯片增加了額外的電路成本開銷；另一種方案是通過測(cè)試確定電容失配的程度后，通過工程改變指令(engineering?change?order，簡(jiǎn)稱eco)針對(duì)芯片進(jìn)行修改改版，預(yù)先增加電容，這種方案雖然不會(huì)增加芯片電路開銷但是增加了芯片的研發(fā)周期和研發(fā)成本。
技術(shù)實(shí)現(xiàn)思路
1、為了解決上述技術(shù)問題，本公開提供了一種電容陣列失配校正方法、電路、裝置、設(shè)備及介質(zhì)，能夠?qū)崿F(xiàn)零開銷電容陣列失配校正。
2、本公開提供了一種電容陣列失配校正方法，應(yīng)用于逐次逼近型adc，包括：
3、自電容陣列的最高位電容至低位電容進(jìn)行電容陣列失配校正；
4、判斷接參考電壓的高位電容的電容值與其余接地電容的并聯(lián)值的比例是否大于設(shè)計(jì)比例；
5、若大于設(shè)計(jì)比例，則將所述高位電容懸空，替換為將所述高位電容的下一位電容接參考電壓，直至接參考電壓的電容與其余接地電容的并聯(lián)值的比例不大于所述設(shè)計(jì)比例，選取合適的電容配置并記錄寄存器設(shè)置。
6、示例性地，所述判斷接參考電壓的高位電容的電容值與其余接地電容的并聯(lián)值的比例是否大于設(shè)計(jì)比例包括：
7、輸入dc滿擺幅單音信號(hào)，保持高位電容接參考電壓，通過懸空接地電容中的電容逐步減小接地電容的并聯(lián)值；
8、若接收到的干擾信號(hào)情況隨著接地電容的并聯(lián)值的減小逐漸惡化，則判斷接參考電壓的高位電容的電容值與其余接地電容的并聯(lián)值的比例大于設(shè)計(jì)比例。
9、示例性地，所述自電容陣列的最高位電容至低位電容進(jìn)行電容陣列失配校正包括：最高位電容失配校正和其它位電容失配校正，所述最高位電容失配校正包括：
10、判斷接參考電壓的高位電容的電容值與其余接地電容的并聯(lián)值的比例是否大于1:1；
11、若大于1:1，則將所述最高位電容懸空，替換為將次高位電容接參考電壓，若次高位電容與其余接地電容的并聯(lián)值的比例大于1:1，則將次高位電容懸空，替換為將第三位電容接參考電壓，直至接參考電壓的電容與其余接地電容的并聯(lián)值的比例不大于1:1，選取合適的電容配置并記錄寄存器設(shè)置。
12、示例性地，當(dāng)進(jìn)行所述其它位電容失配校正時(shí)，根據(jù)其它位電容接參考電壓與接地電容的并聯(lián)值的設(shè)計(jì)比例為對(duì)稱比例，進(jìn)行其它位電容失配校正的半數(shù)優(yōu)化后，顛倒已完成的半數(shù)優(yōu)化的電容接地和接參考電壓，即完成剩余半數(shù)優(yōu)化。
13、示例性地，該方法還包括：
14、若不大于設(shè)計(jì)比例，則選取合適的電容配置并記錄寄存器設(shè)置。
15、示例性地，所述選取合適的電容配置并記錄寄存器設(shè)置包括：
16、通過遍歷、趨勢(shì)判斷等方法選取干擾信號(hào)情況最小的電容配置，記錄該電容值以及對(duì)應(yīng)的寄存器設(shè)置。
17、本公開提供了一種電容陣列，包括：
18、并聯(lián)連接的n+1個(gè)電容，其中，n為大于等于2的自然數(shù)；
19、所述電容陣列的頂板與中間繼電器的公共端子連接；
20、所述電容陣列的底板通過一組切換開關(guān)陣列連接至預(yù)定參考電壓、輸入電壓和接地電壓，所述開關(guān)陣列中的各個(gè)切換開關(guān)與所述電容陣列中的電容一一對(duì)應(yīng)；
21、自高位至低位的n個(gè)電容都設(shè)置有可通過所述切換開關(guān)連接的懸空位。
22、本公開提供了一種電容陣列失配校正裝置，包括：
23、順序校正模塊，被配置為自電容陣列的最高位電容至低位電容進(jìn)行電容陣列失配校正；
24、判斷模塊，被配置為判斷接參考電壓的高位電容的電容值與其余接地電容的并聯(lián)值的比例是否大于設(shè)計(jì)比例；
25、替換模塊，被配置為若大于設(shè)計(jì)比例，則將所述高位電容懸空，替換為將所述高位電容的下一位電容接參考電壓，直至接參考電壓的電容與其余接地電容的并聯(lián)值的比例不大于所述設(shè)計(jì)比例，選取合適的電容配置并記錄寄存器設(shè)置。
26、本公開提供了一種電子設(shè)備，包括：
27、處理器和存儲(chǔ)器；
28、處理器通過調(diào)用存儲(chǔ)器存儲(chǔ)的程序或指令，用于執(zhí)行以上任一項(xiàng)所述方法的步驟。
29、本公開提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)程序或指令，所述程序或指令使計(jì)算機(jī)執(zhí)行以上任一項(xiàng)所述方法的步驟。
30、本公開提供的技術(shù)方案與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn)：
31、本公開提供一種電容陣列失配校正方法、電路、裝置、設(shè)備及介質(zhì)，電容陣列失配校正方法包括：自電容陣列的最高位電容至低位電容進(jìn)行電容陣列失配校正；判斷接參考電壓的高位電容的電容值與其余接地電容的并聯(lián)值的比例是否大于設(shè)計(jì)比例；若大于設(shè)計(jì)比例，則將所述高位電容懸空，替換為將所述高位電容的下一位電容接參考電壓，直至接參考電壓的電容與其余接地電容的并聯(lián)值的比例不大于所述設(shè)計(jì)比例，選取合適的電容配置并記錄寄存器設(shè)置。該電容陣列失配校正方法在現(xiàn)有電容陣列基礎(chǔ)上進(jìn)行電容替換及電容配置以達(dá)到設(shè)計(jì)的分壓效果，無需增加額外的電路，就能夠?qū)崿F(xiàn)良好的電容失配校正，節(jié)約了電路成本也縮短了研發(fā)周期。
1.一種電容陣列失配校正方法，應(yīng)用于逐次逼近型adc，其特征在于，包括：
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述判斷接參考電壓的高位電容的電容值與其余接地電容的并聯(lián)值的比例是否大于設(shè)計(jì)比例包括：
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述自電容陣列的最高位電容至低位電容進(jìn)行電容陣列失配校正包括：最高位電容失配校正和其它位電容失配校正，所述最高位電容失配校正包括：
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，當(dāng)進(jìn)行所述其它位電容失配校正時(shí)，根據(jù)其它位電容接參考電壓與接地電容的并聯(lián)值的設(shè)計(jì)比例為對(duì)稱比例，進(jìn)行其它位電容失配校正的半數(shù)優(yōu)化后，顛倒已完成的半數(shù)優(yōu)化的電容接地和接參考電壓，即完成剩余半數(shù)優(yōu)化。
5.根據(jù)權(quán)利要求2所述的方法，其特征在于，還包括：
6.根據(jù)權(quán)利要求3-5任一項(xiàng)所述的方法，其特征在于，所述選取合適的電容配置并記錄寄存器設(shè)置包括：
7.一種電容陣列，其特征在于，包括：
8.一種電容陣列失配校正裝置，其特征在于，包括：
9.一種電子設(shè)備，其特征在于，包括：
10.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)程序或指令，所述程序或指令使計(jì)算機(jī)執(zhí)行如權(quán)利要求1至6任一項(xiàng)所述方法的步驟。