一種sram及其制造方法、電子裝置的制造方法
【專利摘要】本發(fā)明提供一種SRAM及其制造方法、電子裝置，所述SRAM包括至少一PG晶體管，其中所述PG晶體管的源區(qū)和漏區(qū)具有非對稱結(jié)構(gòu)，所述PG晶體管的制造方法包括：提供半導(dǎo)體襯底，在半導(dǎo)體襯底上形成有鰭片，在鰭片的兩端形成有隔離結(jié)構(gòu)；在鰭片的一端形成第一凹槽的同時，在鰭片的另一端形成第二凹槽，第一凹槽的寬度大于第二凹槽的寬度；在第一凹槽中形成第一外延材料層的同時，在第二凹槽中形成第二外延材料層；在鰭片的兩側(cè)及頂部形成柵極結(jié)構(gòu)。根據(jù)本發(fā)明，在不改變PU、PD和PG的數(shù)量關(guān)系的前提下，可以有效提升所述SRAM的靜態(tài)噪聲容限和寫容限。
【專利說明】
一種SRAM及其制造方法、電子裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種SRAM及其制造方法、電子裝置。
【背景技術(shù)】
[0002]靜態(tài)隨機(jī)存取存儲器(SRAM)作為一種重要的存儲器件被廣泛應(yīng)用于數(shù)字與通訊電路設(shè)計中，其因?yàn)榫哂泄男?、讀取速讀快等優(yōu)點(diǎn)而廣泛應(yīng)用于數(shù)據(jù)的存儲。
[0003]典型的SRAM單元如圖1A所示包括六個MOS管(即具有6T結(jié)構(gòu))，其中上拉晶體管(PU)和儲存基本單元到用于讀寫的位線(Bit Line)的控制開關(guān)(PG)通常為NM0S，下拉晶體管(PD)為PM0S，一對PU和H)構(gòu)成CMOS反相器。為了降低SRAM單元占用的芯片面積，通常PU、H)和PG的數(shù)量關(guān)系為Rh PD: PG = 1:1:1。但是，通過讀寫穩(wěn)定性分析可知，PU:PD:PG = 1:1:1的SRAM單元具有較低的靜態(tài)噪聲容限和寫容限，為了解決這一問題，設(shè)計SRAM單元版圖時，需要將β值(HVPG)設(shè)定為不小于1.2，將γ值(PG/PU)設(shè)定為不小于1.5?，F(xiàn)有技術(shù)通過兩種方式來提高β值和γ值:一是改變PU、PD和PG的數(shù)量關(guān)系，其弊端是增大SRAM單元占用的芯片面積以及降低SRAM單元的讀寫穩(wěn)定性(α值(PU/TO)小于I) ;二是不改變PU、ro和PG的數(shù)量關(guān)系，使分別構(gòu)成PU、ro和PG的FinFET的鰭片溝道的高度不同，其弊端是增大制作工藝的復(fù)雜度以及成本的提升。
[0004]因此，需要提出一種方法，以解決上述問題。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種SRAM的制造方法，所述SRAM包括至少一PG晶體管，其中所述PG晶體管的源區(qū)和漏區(qū)具有非對稱結(jié)構(gòu)，所述PG晶體管的制造方法包括:提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有鰭片，在所述鰭片的兩端形成有隔離結(jié)構(gòu)；在所述鰭片的一端形成第一凹槽的同時，在所述鰭片的另一端形成第二凹槽，所述第一凹槽的寬度大于所述第二凹槽的寬度；在所述第一凹槽中形成第一外延材料層的同時，在所述第二凹槽中形成第二外延材料層；在所述鰭片的兩側(cè)及頂部形成柵極結(jié)構(gòu)。
[0006]在一個示例中，所述第一凹槽比所述第二凹槽寬10埃-50埃。
[0007]在一個示例中，同時形成所述第一凹槽和所述第二凹槽的工藝步驟包括:在所述半導(dǎo)體襯底上形成硬掩膜層，覆蓋所述鰭片和所述隔離結(jié)構(gòu)；圖案化所述硬掩膜層，以在所述硬掩膜層中形成構(gòu)成所述第一凹槽和所述第二凹槽的圖案的開口，以所述硬掩膜層為掩膜，蝕刻所述鰭片和所述隔離結(jié)構(gòu)。
[0008]在一個示例中，通過選擇性外延生長工藝形成所述第一外延材料層和所述第二外延材料層。
[0009]在一個示例中，所述第一外延材料層和所述第二外延材料層為碳硅層。
[0010]在一個示例中，當(dāng)電流的流向是從所述第一外延材料層到所述第二外延材料層時，所述SRAM進(jìn)行讀取操作；當(dāng)電流的流向時從所述第二外延材料層到所述第一外延材料層時，所述SRAM進(jìn)行寫入操作。[0011 ] 在一個示例中，所述SRAM具有6T結(jié)構(gòu)，兩端分別形成有所述第一外延材料層和所述第二外延材料層的鰭片為所述6T結(jié)構(gòu)中的PG的鰭片。
[0012]在一個示例中，所述6T結(jié)構(gòu)中的PU、H)和PG的數(shù)量關(guān)系為PU:PD:PG = 1:1:1。
[0013]在一個實(shí)施例中，本發(fā)明還提供一種采用上述方法制造的SRAM。
[0014]在一個實(shí)施例中，本發(fā)明還提供一種電子裝置，所述電子裝置包括所述SRAM。
[0015]根據(jù)本發(fā)明，在不改變HJ、ro和PG的數(shù)量關(guān)系的前提下，可以有效提升所述SRAM的靜態(tài)噪聲容限和寫容限。
【附圖說明】
[0016]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。
[0017]附圖中:
[0018]圖1A為現(xiàn)有的SRAM單元的電路圖；
[0019]圖1B為根據(jù)本發(fā)明示例性實(shí)施例一的方法形成的SRAM單元中的PG的示意性剖面圖；
[0020]圖2A-圖2D為根據(jù)本發(fā)明示例性實(shí)施例一的方法依次實(shí)施的步驟所分別獲得的器件的示意性剖面圖；
[0021]圖3為根據(jù)本發(fā)明示例性實(shí)施例一的方法依次實(shí)施的步驟的流程圖；
[0022]圖4為具有根據(jù)本發(fā)明示例性實(shí)施例一的方法形成的PG的SRAM單元的版圖的示意圖。
【具體實(shí)施方式】
[0023]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0024]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出的SRAM及其制造方法、電子裝置。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0025]應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0026]為了解決現(xiàn)有的6T結(jié)構(gòu)SRAM單元具有較低的靜態(tài)噪聲容限和寫容限的問題，本發(fā)明提出使SRAM單元中的PG的柵極兩側(cè)的通過外延生長形成的材料層構(gòu)成的源區(qū)和漏區(qū)具有不同的寬度，如圖1B所示，鰭片101形成于半導(dǎo)體襯底100上，鰭片101的兩端形成有隔離結(jié)構(gòu)100，在鰭片101上形成有包括自下而上層疊的柵極介電層110a、柵極材料層IlOb和柵極硬掩蔽層IlOc的柵極結(jié)構(gòu)，在柵極結(jié)構(gòu)兩側(cè)形成有緊靠柵極結(jié)構(gòu)的偏移側(cè)墻111，位于偏移側(cè)墻111外側(cè)的鰭片101中分別形成有第一外延材料層106和第二外延材料層107，第一外延材料層106的寬度大于第二外延材料層107的寬度。當(dāng)電流的流向是從第二外延材料層107(漏區(qū))到第一外延材料層106(源區(qū))時，SRAM單元進(jìn)行寫入操作；當(dāng)電流的流向是從第一外延材料層106 (漏區(qū))到第二外延材料層107 (源區(qū))時，SRAM單元進(jìn)行讀取操作。通過讀寫穩(wěn)定性分析可知，包含具有上述特點(diǎn)的PG的SRAM單元的靜態(tài)噪聲容限提升5%，寫容限提升10%。如圖4所示，在SRAM單元的版圖設(shè)計中，PG與H)之間的間距更小，在同時形成PG的柵極與H)的柵極時，存在拐角臺階，需要更加精確的圖案化實(shí)施過程。下面參照示例性實(shí)施例一來描述使SRAM單元中的PG的柵極兩側(cè)的源區(qū)和漏區(qū)具有不同的寬度的制備方法。
[0027][示例性實(shí)施例一]
[0028]參照圖2A-圖2D，其中示出了根據(jù)本發(fā)明示例性實(shí)施例一的方法依次實(shí)施的步驟所分別獲得的器件的示意性剖面圖。
[0029]首先，如圖2A所示，提供半導(dǎo)體襯底，由于所述示意性剖面圖是沿著鰭片的長度方向獲得的，因而未予示出。半導(dǎo)體襯底的構(gòu)成材料可以采用未摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅等。作為示例，在本實(shí)施例中，半導(dǎo)體襯底選用單晶硅材料構(gòu)成。
[0030]在半導(dǎo)體襯底上形成有鰭片201。作為示例，形成鰭片201的工藝步驟包括:在半導(dǎo)體襯底上形成硬掩膜層，形成所述硬掩膜層可以采用本領(lǐng)域技術(shù)人員所熟習(xí)的各種適宜的工藝，例如化學(xué)氣相沉積工藝，所述硬掩膜層的材料可以為氮化物，優(yōu)選氮化硅；圖案化所述硬掩膜層，形成用于蝕刻半導(dǎo)體襯底以在其上形成鰭片201的掩膜，所述圖案化過程的工藝步驟依次包括:在所述硬掩膜層上形成具有所述掩膜的圖案的光刻膠層，采用干法蝕刻工藝去除未被所述光刻膠層所遮蔽的硬掩膜層，以及采用灰化工藝去除所述光刻膠層；采用濕法蝕刻工藝去除所述掩膜。
[0031]在鰭片201的兩端形成有隔離結(jié)構(gòu)200。作為示例，形成隔離結(jié)構(gòu)200的工藝步驟包括:在半導(dǎo)體襯底上形成另一硬掩膜層，覆蓋鰭片201，采用本領(lǐng)域技術(shù)人員所熟習(xí)的各種適宜的工藝技術(shù)形成所述另一硬掩膜層，例如化學(xué)氣相沉積工藝，所述另一硬掩膜層的材料優(yōu)選氮化硅；圖案化所述另一硬掩膜層，以在所述另一硬掩膜層中形成構(gòu)成隔離結(jié)構(gòu)200的圖案的開口，該過程包括:在所述另一硬掩膜層上形成具有隔離結(jié)構(gòu)200的圖案的光刻膠層，以所述光刻膠層為掩膜，蝕刻所述另一硬掩膜層直至露出鰭片201，采用灰化工藝去除所述光刻膠層；以圖案化的所述另一硬掩膜層為掩膜，在鰭片201中蝕刻出用于形成隔離結(jié)構(gòu)200的溝槽；在所述溝槽中以及所述另一硬掩膜層上沉積隔離材料，所述隔離材料通常為氧化物，作為示例，本實(shí)施例中，所述隔離材料為HARP ;執(zhí)行化學(xué)機(jī)械研磨工藝以研磨所述隔離材料，露出鰭片201的同時去除所述另一硬掩膜層。
[0032]接著，如圖2B所示，在鰭片201的一端形成第一凹槽204的同時，在鰭片201的另一端形成第二凹槽205。第一凹槽204的寬度大于第二凹槽205的寬度，作為示例，第一凹槽204比第二凹槽205寬10埃-50埃。作為示例，同時形成第一凹槽204和第二凹槽205的工藝步驟包括:在半導(dǎo)體襯底上形成硬掩膜層202，覆蓋鰭片201和隔離結(jié)構(gòu)200，采用本領(lǐng)域技術(shù)人員所熟習(xí)的各種適宜的工藝技術(shù)形成硬掩膜層202，例如化學(xué)氣相沉積工藝，硬掩膜層202的材料優(yōu)選氮化硅；圖案化硬掩膜層202，以在硬掩膜層202中形成構(gòu)成第一凹槽204和第二凹槽205的圖案的開口，該過程包括:在硬掩膜層202上形成具有第一凹槽204和第二凹槽205的圖案的光刻膠層203，以光刻膠層203為掩膜，蝕刻硬掩膜層202直至露出鰭片201的一端和另一端，再繼續(xù)蝕刻以在鰭片201的一端蝕刻出第一凹槽204的同時，在鰭片201的另一端蝕刻出第二凹槽205，所述蝕刻會同時去除部分隔離結(jié)構(gòu)200。
[0033]接著，如圖2C所示，通過選擇性外延生長工藝在第一凹槽204中形成第一外延材料層206的同時，在第二凹槽205中形成第二外延材料層207。作為示例，第一外延材料層206和第二外延材料層207可以為碳硅層。所述選擇性外延生長工藝可以采用低壓化學(xué)氣相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、超高真空化學(xué)氣相沉積(UHVCVD)、快速熱化學(xué)氣相沉積(RTCVD)和分子束外延(MBE)中的一種。實(shí)施所述外延生長之前，通過灰化工藝去除光刻膠層203。實(shí)施所述外延生長之后，通過蝕刻去除硬掩膜層202。
[0034]接著，如圖2D所示，在鰭片201的兩側(cè)及頂部形成柵極結(jié)構(gòu)，作為示例，柵極結(jié)構(gòu)包括自下而上層疊的柵極介電層210a、柵極材料層210b和柵極硬掩蔽層210c。
[0035]具體地，柵極介電層210a的構(gòu)成材料包括氧化物，例如二氧化硅(S12)。選用S12作為柵極介電層的構(gòu)成材料時，通過快速熱氧化工藝(RTO)來形成柵極介電層，其厚度為8-50埃，但并不局限于此厚度。
[0036]柵極材料層210b的構(gòu)成材料包括多晶娃、金屬、導(dǎo)電性金屬氮化物、導(dǎo)電性金屬氧化物和金屬硅化物中的一種或多種，其中，金屬可以是鎢(W)、鎳(Ni)或鈦(Ti);導(dǎo)電性金屬氮化物包括氮化鈦(TiN);導(dǎo)電性金屬氧化物包括氧化銥(IrO2);金屬硅化物包括硅化鈦(TiSi)。選用多晶硅作為柵極材料層的構(gòu)成材料時，可選用低壓化學(xué)氣相淀積(LPCVD)工藝形成柵極材料層，其工藝條件包括:反應(yīng)氣體為硅烷(SiH4),其流量為100?200sccm，優(yōu)選150sccm ;反應(yīng)腔內(nèi)的溫度為700?750°C ;反應(yīng)腔內(nèi)的壓力為250?350mTorr，優(yōu)選300mTorr ;所述反應(yīng)氣體還可以包括緩沖氣體，所述緩沖氣體為氦氣(He)或氮?dú)?N2)，其流量為5?20升/分鐘(slm)，優(yōu)選8slm、1slm或15slm。
[0037]柵極硬掩蔽層210c的構(gòu)成材料包括氧化物、氮化物、氮氧化物和無定形碳中的一種或多種，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未摻雜硅玻璃(USG)、旋涂玻璃(SOG)、高密度等離子體(HDP)或旋涂電介質(zhì)(SOD);氮化物包括氮化硅(SiN);氮氧化物包括氮氧化硅(S1N)。柵極硬掩蔽層的形成方法可以采用本領(lǐng)域技術(shù)人員所熟習(xí)的任何現(xiàn)有技術(shù)，優(yōu)選化學(xué)氣相沉積法(CVD)，如低溫化學(xué)氣相沉積(LTCVD)、低壓化學(xué)氣相沉積(LPCVD)、快熱化學(xué)氣相沉積(RTCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)。
[0038]然后，在柵極結(jié)構(gòu)兩側(cè)形成緊靠柵極結(jié)構(gòu)的偏移側(cè)墻211，其構(gòu)成材料為Si02、SiN、S1N中的一種或者它們的組合。在柵極結(jié)構(gòu)兩側(cè)形成偏移側(cè)墻的過程中，鰭片201的兩側(cè)也會形成偏移側(cè)墻211，因此，接下來，去除位于鰭片201兩側(cè)的偏移側(cè)墻211。
[0039]至此，完成了根據(jù)本發(fā)明示例性實(shí)施例一的方法實(shí)施的工藝步驟。根據(jù)本發(fā)明，在不改變PU、PD和PG的數(shù)量關(guān)系的前提下，可以有效提升SRAM單元的靜態(tài)噪聲容限和寫容限。
[0040]參照圖3，其中示出了根據(jù)本發(fā)明示例性實(shí)施例一的方法依次實(shí)施的步驟的流程圖，用于簡要示出制造工藝的流程。
[0041]在步驟301中，提供半導(dǎo)體襯底，在半導(dǎo)體襯底上形成有鰭片，在鰭片的兩端形成有隔咼結(jié)構(gòu)；
[0042]在步驟302中，在鰭片的一端形成第一凹槽的同時，在鰭片的另一端形成第二凹槽，第一凹槽的寬度大于第二凹槽的寬度；
[0043]在步驟303中，在第一凹槽中形成第一外延材料層的同時，在第二凹槽中形成第二外延材料層；
[0044]在步驟304中，在鰭片的兩側(cè)及頂部形成柵極結(jié)構(gòu)。
[0045][示例性實(shí)施例二]
[0046]接下來，可以通過后續(xù)工藝完成整個SRAM的制作，包括:在半導(dǎo)體襯底上依次形成具有可產(chǎn)生應(yīng)力特性的接觸孔蝕刻停止層和層間介電層，執(zhí)行化學(xué)機(jī)械研磨以露出柵極結(jié)構(gòu)的頂部；接著，去除柵極結(jié)構(gòu)，在留下的溝槽中形成高k-金屬柵極結(jié)構(gòu)，作為示例，此結(jié)構(gòu)包括自下而上層疊的高k介電層、覆蓋層、功函數(shù)金屬層、阻擋層和金屬材料層；接下來，形成另一層間介電層，然后，在上述層間介電層中形成連通所述金屬柵極結(jié)構(gòu)的頂部以及所述源/漏區(qū)極的接觸孔，通過所述接觸孔，在露出的所述金屬柵極結(jié)構(gòu)的頂部以及所述源/漏區(qū)極上形成自對準(zhǔn)硅化物，填充金屬(通常為鎢)于所述接觸孔中形成連接實(shí)施后端制造工藝而形成的互連金屬層與所述自對準(zhǔn)硅化物的接觸塞；接下來，可以實(shí)施常規(guī)的FinFET器件后端制造工藝，例如多個互連金屬層的形成，通常采用雙大馬士革工藝來完成，金屬焊盤的形成，用于實(shí)施器件封裝時的引線鍵合。
[0047][示例性實(shí)施例三]
[0048]本發(fā)明還提供一種電子裝置，其包括根據(jù)本發(fā)明示例性實(shí)施例二的方法制造的SRAM。所述電子裝置可以是手機(jī)、平板電腦、筆記本電腦、上網(wǎng)本、游戲機(jī)、電視機(jī)、V⑶、DVD、導(dǎo)航儀、照相機(jī)、攝像機(jī)、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設(shè)備，也可以是任何包括所述半導(dǎo)體器件的中間產(chǎn)品。所述電子裝置，由于使用了所述半導(dǎo)體器件，因而具有更好的性能。
[0049]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【主權(quán)項(xiàng)】
1.一種SRAM的制造方法，所述SRAM包括至少一 PG晶體管，其中所述PG晶體管的源區(qū)和漏區(qū)具有非對稱結(jié)構(gòu)，所述PG晶體管的制造方法包括: 提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有鰭片(201)，在所述鰭片的兩端形成有隔離結(jié)構(gòu)(200)； 在所述鰭片的一端形成第一凹槽(204)的同時，在所述鰭片的另一端形成第二凹槽(205)，所述第一凹槽的寬度大于所述第二凹槽的寬度； 在所述第一凹槽中形成第一外延材料層(206)的同時，在所述第二凹槽中形成第二外延材料層(207); 在所述鰭片的兩側(cè)及頂部形成柵極結(jié)構(gòu)。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一凹槽比所述第二凹槽寬10埃-50埃。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，同時形成所述第一凹槽和所述第二凹槽的工藝步驟包括:在所述半導(dǎo)體襯底上形成硬掩膜層(202)，覆蓋所述鰭片和所述隔離結(jié)構(gòu)；圖案化所述硬掩膜層，以在所述硬掩膜層中形成構(gòu)成所述第一凹槽和所述第二凹槽的圖案的開口，以所述硬掩膜層為掩膜，蝕刻所述鰭片和所述隔離結(jié)構(gòu)。4.根據(jù)權(quán)利要求1所述的方法，其特征在于，通過選擇性外延生長工藝形成所述第一外延材料層和所述第二外延材料層。5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一外延材料層和所述第二外延材料層為碳硅層。6.根據(jù)權(quán)利要求1所述的方法，其特征在于，當(dāng)電流的流向是從所述第一外延材料層到所述第二外延材料層時，所述SRAM進(jìn)行讀取操作；當(dāng)電流的流向時從所述第二外延材料層到所述第一外延材料層時，所述SRAM進(jìn)行寫入操作。7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述SRAM具有6T結(jié)構(gòu)，兩端分別形成有所述第一外延材料層和所述第二外延材料層的鰭片為所述6T結(jié)構(gòu)中的PG的鰭片。8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述6T結(jié)構(gòu)中的PU、PD和PG的數(shù)量關(guān)系為 PU:PD:PG = 1:1:1。9.一種采用權(quán)利要求1-8之一所述的方法制造的SRAM。10.一種電子裝置，所述電子裝置包括權(quán)利要求9所述的SRAM。
【文檔編號】H01L27/11GK105990349SQ201510086335
【公開日】2016年10月5日
【申請日】2015年2月17日
【發(fā)明人】張弓, 肖德元
【申請人】中芯國際集成電路制造(上海)有限公司