專利名稱：半導體裝置與其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導體裝置的制造，且特別有關(guān)于一種應(yīng)變硅結(jié)構(gòu)。
背景技術(shù)：
互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，簡稱CMOS)技術(shù)是目前用在制造超大規(guī)模集成電路(Ultra-Large ScaleIntegrated，簡稱ULSI)主要的半導體技術(shù)。在過去數(shù)十年中，金屬氧化物半導體場效晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，簡稱MOSFET)的尺寸縮小，使速度效能、電路密度與每單位半導體芯片的功能成本提供了重大的改善。當CMOS組件成比例縮小到100nm以下范圍時，面臨到重大挑戰(zhàn)。一個可額外改善CMOS晶體管效能的方法，就是利用應(yīng)變引起帶結(jié)構(gòu)變形與遷移率增加以增加晶體管組件電流。在二維拉伸應(yīng)力下，硅的電子與電洞遷移率提高可達成。提高電子與電洞遷移分別改善了N溝道與P溝道的驅(qū)動電流，在應(yīng)變硅中，電子可經(jīng)更小的電阻且流動快了70％，此可使芯片無須進一步藉晶體管尺寸縮小就快了35％。
如圖1A所示，晶體管應(yīng)變硅層的制造有許多設(shè)計，如利用緩沖層或復(fù)合多層結(jié)構(gòu)于塊體硅基底20上，應(yīng)變硅基底技術(shù)常利用微米級厚度的硅鍺(silicon germanium，SiGe)變形緩沖層22，一無應(yīng)變硅鍺層24覆蓋變形緩沖層22，該無應(yīng)變硅鍺層24具有比硅較大的自然晶格常數(shù)，由于無應(yīng)變結(jié)晶硅與無應(yīng)變結(jié)晶硅鍺具有不同的晶格常數(shù)，故為晶格不相稱，因為硅薄層26的晶格被迫與無應(yīng)變硅鍺層24的晶格對齊，硅薄層26處于二維拉伸應(yīng)力下磊晶地成長于無應(yīng)變硅鍺層24上，如圖1B與圖1C所示。再次參閱圖1A，一晶體管28形成于硅層26上，此晶體管28包括一源極30、一漏極32與一柵極34，晶體管制造于應(yīng)變硅層26上可增進電效能，又如圖1A所示，晶體管28通常被一隔離區(qū)36所包圍住(如淺溝隔離(Shallow Trench Isolation，簡稱STI)、硅的區(qū)域氧化(Local Oxidation of Silicon，簡稱LOCOS)、場氧化物(Field Oxide，簡稱FOX))。
變形硅鍺緩沖層22與其下的硅基底20的晶格不相稱，可能會造成分散的、三維的差排網(wǎng)狀結(jié)構(gòu)，促使穿越差排38的應(yīng)變緩和滑移，產(chǎn)生在變形緩沖區(qū)22上的差排可能傳送到晶片表面，造成缺陷密度至每平方公分104-105個缺陷的程度，如此高的缺陷密度可能使利用此基底來生產(chǎn)集成電路產(chǎn)生重大障礙，也會使變形區(qū)下方的差排產(chǎn)生交叉排線表面的粗糙，此表面粗糙會是一個重大的問題，它會使主動區(qū)的溝道遷移率下降，因此，需要一個方法來降低應(yīng)變是基底結(jié)構(gòu)的缺陷密度。

發(fā)明內(nèi)容
上述的問題與需要可藉由本發(fā)明的實施例解決。根據(jù)本發(fā)明的目的，提供一種半導體裝置，包括一基底、依第一外延層、一第二外延層、一第三外延層、一第一溝槽與一第二溝槽。該第一外延層形成于該基底上，此第一層與此基底晶格不相稱；該第二外延層形成于該第一層上，且此第二層與第一層晶格不相稱；該第三外延層形成于該第二層上，且此第三層與第二層晶格不相稱；該第一溝槽延伸過第一層；該第二溝槽延伸過第三層且至少部分穿過第二層；至少部分第二溝槽與至少部分第一溝槽對準，且第二溝槽至少部分填入一絕緣材料。
根據(jù)本發(fā)明的另一目的是提供一種半導體裝置的制造方法，此方法包括下列步驟，且此步驟的順序可變化。一基底被提供；一第一外延層形成于該基底上，此第一層與基底晶格不相稱；一第一溝槽形成于上述第一層中；一第二外延層形于于上述第一層上，此第二層與第一層晶格不相稱；一第三外延層形成于上述第二層上，此第二層與第三層晶格不相稱；一第二溝槽形成于上述第三與第二層中，至少部分第二溝槽與至少部分第一溝槽對準。
根據(jù)本發(fā)明的另一目的是提供一種制造半導體裝置的方法，此方法包括下列步驟，且此步驟的順序可變化。一基底被提供；一第一外延層形成于上述基底上，此第一層與基底晶格不相稱；一第二外延層形成于上述第一層上，此第二層與第一層晶格不相稱；一第一溝槽形成于第二與第一層中；一第三外延層形成于第二層上，此第三層與第二層晶格不相稱；一第二溝槽形成于第三與第二層中，至少部分第二溝槽與至少部分第一溝槽對準。


圖1A為一剖面圖，用以說明習知形成于應(yīng)變硅基底上的晶體管；圖1B與圖1C說明在二維張力下形成一硅層的方法；
圖2-圖7說明本發(fā)明實施例1的形成步驟；以及圖8-圖11說明本發(fā)明實施例2的形成步驟。
符號說明20、42～基底 22～變形緩沖層24～無應(yīng)變硅鍺層 26～硅層28～晶體管 30～源極32～漏極 34～柵極36～隔離區(qū) 40～第一層44～第一溝槽 46～第一層與基底的界面48～第一層的上表面 50～第二層52～第二層材質(zhì)填入第一溝槽中的部分54～第二層的懸壁 56～第二層的上表面6 0～第三層62～第三層材質(zhì)填入第一溝槽中的部分64～第二溝槽 68～絕緣材料72～第一層與第二層的界面具體實施方式
為使本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下圖2-圖11顯示本發(fā)明兩個實施例的流程步驟。本發(fā)明實施例提供一種降低缺陷密度來改善應(yīng)變硅結(jié)構(gòu)的方法，如與先前設(shè)計比較(請參閱圖1A)，在本發(fā)明的實施例中，達成降成缺陷密度的主要機制之一就是為晶粒界面提供自由表面，使排差經(jīng)由這些自由表面移除；藉由在遠離溝道區(qū)處(晶體管將要存在的地方)策略性地設(shè)置這些自由表面，可使差排被移離溝道區(qū)(及朝向或至自由表面)，下列所述的兩個實施例將說明本發(fā)明實施例如何提供此自由表面且降低溝道區(qū)的缺陷密度。
圖2-圖7顯示一本發(fā)明實施例1的流程步驟，首先于圖2中，第一晶格不相稱外延層40形成在基底42上，在此例中，基底42為硅(即硅晶片)且第一層40為SiGe緩沖層，第一層40較佳為與基底42晶格不相稱。
接下來如圖3所示，第一溝槽44形成在第一層40中，在圖3里，顯示了第一溝槽44的兩個部分，此第一溝槽44的平面可依主動區(qū)的布局而改變，而第一溝槽44的深度與寬度也可依需要做改變，在此例中(圖3)，第一溝槽44延伸過第一層40且進入第一基底42中，較佳為第一溝槽44延伸過第一層40與基底42的界面46；在其它實施例中(未顯示)，第一溝槽44可以只部分延伸過第一層40或延伸過第一層且未延伸到基底42。
在形成第一溝槽44后，第一層40可經(jīng)退火處理，此退火溫度比形成第一層40的沉積溫度還要高約100℃，退火處理第一層40可移除在第一層40結(jié)晶結(jié)構(gòu)的排差或缺陷，且/或可造成第一層40內(nèi)部排差移到或向一自由表面(即第一溝槽44)；第一層40的上表面48可被平坦化(在形成第一溝槽44前或后)，而后于其上再形成第二層50(隨后討論)，此平坦化可利用任何合適的平坦化制程，如化學機械研磨(CMP)，若第一層40經(jīng)退火處理，較佳在退火之后再行一平坦化，此平坦化也可在退火之前進行；在其它實施例中，第一層40的退火與/或第一層40的平坦化可不進行。
如圖4所示，形成第二晶格不相稱外延層50于第一層40上，此第二層50為一無應(yīng)變的SiGe層；如圖4所示，第二層50的材質(zhì)可部分填入第一溝槽44中(請參閱圖4中的52部分)；另外，第一溝槽44可先填入或部分填入其它材質(zhì)(即絕緣材質(zhì))(未顯示)，然后再于第一層40上形成第二層50；在此例中，雖然第一溝槽44在形成第二層50后依留有開口(請參閱圖4)，且延伸向上過第二層50，但第一溝槽依44可能被第二層50所封閉，此情況端視任何于第一溝槽44中的第二層材料懸壁54的形成與第一溝槽44的寬度，在此情形下，第一溝槽44保留其開口較佳但非必須。
如同第一層40，第二層50可經(jīng)退火處理，此退火溫度可比形成第二層50的沉積溫度還要高約100℃，退火處理第二層50可移除在第二層50結(jié)晶結(jié)構(gòu)的排差或缺陷，且/或可造成第二層50內(nèi)部排差移到或向一自由表面(即第一溝槽44)；第二層的上表面56在形成第三層60前(隨后描述)可被平坦化；若第二層50經(jīng)退火處理，最好在退火之后再行一平坦化，此平坦化也可在退火之前進行；在其它實施例中，第二層50的退火與/或第二層50的平坦化可不進行。
如圖5所示，第三晶格不相稱外延層60形成于第二層50上，第三層60由于受第二層50與第三層60的晶格不相稱的影響，故為應(yīng)變(處于二維張力)型態(tài)，在此例中，第三層60為處于二維張力下的應(yīng)變硅(即請參閱第1C圖)；如圖5所示，第三層60的材料可部分填入第一溝槽44中(請參閱圖5的62部分)，在此例中(請參閱圖5)，雖然在形成第三層60后，但第一溝槽44依然留有開口，第一溝槽44依然可能被第三層60的形成所封閉，此情況端視任何于第一溝槽44中的第三層材料60懸壁的形成與第一溝槽44的寬度。
此第一與第二層40與50的厚度可分別約為2-3μm，而第三層60需夠薄，如其厚度約為200埃，如此才不會于其中產(chǎn)生差排，若第三層60太厚，會因第二與三層50與60相異的晶格常數(shù)所造成的應(yīng)力而產(chǎn)生裂縫或差排。如上所述，第一與第二層40與50可為SiGe層，在此例中，第二層50較佳具有比第一層40較高的鍺濃度，以在彼此間形成一晶格不相稱區(qū)，如第一層40可為變形SiGe層。第一(40)、第二(50)與第三(60)層可不相同且各可由任何材料或材料組成/化合物所形成，例如(但不限于)硅、鍺、碳、半導體化合物與其組成。
雖然第一與第二層40與50各為單層，但其一或兩者也可為復(fù)合層(即由多層來組成一層)，例如，第一層40可包括一變形組成層與一單一組成層；類似地，如第二層50包括一變形組成層與一單一組成層?；?2在本實施例中為一硅晶片，另外也可為一硅位于絕緣體上(SOI)結(jié)構(gòu)(未顯示)，或硅基底42包括一覆蓋硅層的絕緣層(未顯示)。熟習此技藝的人士應(yīng)可了解本發(fā)明的實施例亦可應(yīng)用許多其它可能材料或/與層組成。
在形成第一(40)、第二(50)與第三(60)層時，可利用任何外延層形成過程/技術(shù)(或其組成)，如包括(但不限于)化學氣相沉積(CVD)、MOCVD、HCVD、原子層沉積、應(yīng)變硅分子束磊晶(SS-MBE)與上述的組合。
在圖6中，第二溝槽64形成于第三與第二層60與50中，至少部分第二溝槽64與至少部分第一溝槽44對準(平行對準)，如圖6所示，換句話說，第二溝槽64位于第一溝槽44上，然而，當?shù)诙喜?4與第一溝槽44對準時，第二溝槽64并不需與第一溝槽44的中心一致；較佳為第二溝槽64與第一溝槽44對準且具有一深度，使第二溝槽64與第一溝槽44的開口連接。第二層的材質(zhì)(即在第一溝槽44中的第二層50的懸壁部分54)是否會封閉住第二溝槽64底部的第一溝槽44，決于第二溝槽64在第二層50中的深度，如在一較佳的實施例中，第二溝槽64具有一約300埃的深度。
如圖6所示的實施例，第二溝槽64延伸過第三層64且部分延伸過第二層50；在其它實施例里(未顯示)，第二溝槽64可延伸過第二層50但未到第一層40；在另一實施例中(未顯示)，第二溝槽64可延伸過第二層50且到第一層40，第二溝槽64的寬度最好比第一溝槽寬；在其它實施例中(未顯示)，如第二溝槽64部分或全部的寬度可小于或等于第一溝槽44部分或全部的寬度，較佳為第二溝槽64的寬度與一般所使用的淺溝隔離(即請參閱圖1A的STI 36)相等。
在圖7中，第二溝槽64與部分未填滿的第一溝槽44被填入一絕緣材料68，因此，被填滿的第二溝槽64為一主動區(qū)的隔離區(qū)，也如圖7所示，晶體管28形成，且部分晶體管28形成于第三層60上(即在此例中的應(yīng)變硅層中)。
第一溝槽44提供一自由表面給差排，此可使缺陷移離晶體管28的溝道區(qū)，以消除或減少溝道區(qū)中的缺陷數(shù)目，如溝道區(qū)中的差排會產(chǎn)生漏電。第一溝槽44位于淺溝隔離(STI)區(qū)下方(即第二溝槽64)，使差排與/或缺陷移向淺溝隔離區(qū)下或中，由于淺溝隔離區(qū)中或下的缺陷一般并不會構(gòu)成問題，且因它遠離溝道區(qū)且一般并不會影響形成在主動區(qū)中組件的效能；再者，第一溝槽44越過第一與第二層40與50的接口72，此接口72的相對應(yīng)力可降低或減少溝道區(qū)下的差排。
圖8～圖11顯示本發(fā)明實施例2的流程步驟，圖8～圖11顯示的實施例2與圖2～圖7所顯示的實施例1類似，除第一溝槽44是在第二層50之后再形成(之前是在第二層50之前形成)外。首先在圖8中，第一晶格不相稱外延層40(即SiGe層)形成于基底42(即硅晶片)上，第二晶格不相稱外延層50(即具有比第一層40高的Ge濃度的無應(yīng)變的SiGe層)形成于第一層40上，第一層40可在第二層50于其上形成前經(jīng)退火且/或平坦化處理(即實施例1所述)。
如圖9所示，第一溝槽44形成在第二與第一層50與40中；如圖9所示的實施例，第一溝槽44較佳延伸過第二層50、第一層40且延伸到基底42中；在其它實施例中(未顯示)，第一溝槽44可延伸過第二層50且到第一層40中(但未到基底42中)；在此例中，第一溝槽44可延伸部分或整個第一層40。第二層50可在第三層60于其上形成前經(jīng)退火且/或平坦化處理(即如實施例1所述)。
在圖10中，一第三晶格不相稱外延層60(即硅)形成在第二層50上，第三層60因第二層50與第三層60間的晶格不相稱故為應(yīng)變型態(tài)，第三層材料62可部分填入第一溝槽中，如圖10所示。在圖11中，一第二溝槽64與第一溝槽44對準形成(如實施例1所述)，且第二溝槽64被填入一絕緣材質(zhì)68而形成一絕緣區(qū)，此絕緣材料68也可填入第一溝槽44中其余開口處，如圖11所示。第二溝槽64可延伸進部分或整個第二層50；在其它實施例中(未顯示)，第二溝槽64可延伸、部分延伸到與/或完全延伸過第一層40。如同圖7，圖11說明一晶體管28利用一應(yīng)變硅結(jié)構(gòu)。
在本發(fā)明的其它實施例中(未顯示)，即如在實施例1與/或?qū)嵤├?的多樣化與/或額外步驟中，一溝槽可在第一層40形成于基底42上前形成在基底42中，當?shù)谝粚有纬蓵r，此溝槽是否填入第一層40的材質(zhì)取決于此于基底42的溝槽的深與寬，此位于基底42的溝槽最好夠深且/或夠?qū)?，在第一層形成后，此溝槽就可延伸過第一層40(不管第一層材料的懸壁或填入)，第二層50也是，如圖4。此揭露的好處在于熟習此技藝的人士可了解在本發(fā)明的實施例中，有許多其它可能材料或/與層組成。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求范圍所界定者為準。
權(quán)利要求
1.一種半導體裝置，包括一基底；一第一外延層位于上述基底上，該第一外延層相對于上述基底晶格不相稱；一第二外延層位于上述第一外延層上，該第二外延層相對于上述第一外延層晶格不相稱；一第三外延層位于上述第二外延層上，該第三外延層相對于上述第二外延層晶格不相稱；一第一溝槽延伸過上述第一外延層；以及一第二溝槽延伸過上述第三外延層且至少部分延伸過上述第二外延層，至少部分該第二溝槽與至少部分上述第一溝槽對準，以及該第二溝槽至少部分填入一絕緣材料。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其中部分該第一溝槽延伸過至少部分該第二溝槽或延伸到該基底。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其中該第一溝槽至少部分填入該絕緣材料或至少部分填入該第二外延層的材料或至少部分填入該第三外延層的材料。
4.根據(jù)權(quán)利要求1所述的半導體裝置，其中該第一外延層包括硅鍺或鍺。
5.根據(jù)權(quán)利要求1所述的半導體裝置，其中該第二外延層包括無應(yīng)變的硅鍺或鍺。
6.根據(jù)權(quán)利要求1所述的半導體裝置，其中該第三外延層為應(yīng)變硅或鍺。
7.根據(jù)權(quán)利要求1所述的半導體裝置，尚包括一晶體管形成于該第二溝槽鄰近處且至少部分位于該第三外延層中。
8.一種半導體裝置的制造方法，包括提供一基底；形成一第一外延層于上述基底上，其中該第一外延層相對于上述基底晶格不相稱；形成一第一溝槽于上述第一外延層中；形成一第二外延層于上述第一外延層上，其中該第二外延層相對于上述第一外延層晶格不相稱；形成一第三外延層于上述第二外延層上，其中該第三外延層相對于上述第二外延層晶格不相稱；以及形成一第二溝槽于上述第三及第二外延層中，其中至少部分該第二溝槽與至少部分上述第一溝槽對準。
9.根據(jù)權(quán)利要求8所述的半導體裝置的制造方法，其中該第一溝槽延伸至少部分過該第一外延層或延伸過該第一外延層且延伸入該基底中。
10.根據(jù)權(quán)利要求8所述的半導體裝置的制造方法，其中該第二外延層的材料至少部分填入該第一溝槽。
11.根據(jù)權(quán)利要求8所述的半導體裝置的制造方法，其中該第二溝槽連接且開口向該第一溝槽。
12.根據(jù)權(quán)利要求8所述的半導體裝置的制造方法，尚包括以一絕緣材料填入至少部分該第二溝槽；以及若該第二溝槽開口向該第一溝槽且該第一溝槽未完全填滿，以該絕緣材料填入該第一溝槽的開口剩余處。
13.根據(jù)權(quán)利要求8所述的半導體裝置的制造方法，尚包括形成一晶體管于該第二溝槽鄰近處，其中至少部分該晶體管形成于該第三外延層中。
14.根據(jù)權(quán)利要求8所述的半導體裝置的制造方法，其中該第一外延層于一沉積溫度沉積，且尚包括形成該第一溝槽后，于高于該沉積溫度100℃的溫度下對該第一外延層進行一退火。
15.一種半導體裝置的制造方法，包括提供一基底；形成一第一外延層于上述基底上，其中該第一外延層相對于上述基底晶格不相稱；形成一第二外延層于上述第一外延層上，其中該第二外延層相對于上述第一外延層晶格不相稱；形成一第一溝槽于上述第二與第一外延層中；形成一第三外延層于上述第二外延層上，其中該第三外延層相對于上述第二外延層晶格不相稱；以及形成一第二溝槽于上述第三及第二外延層中，其中至少部分該第二溝槽與至少部分上述第一溝槽對準。
16.根據(jù)權(quán)利要求15所述的半導體裝置的制造方法，其中該第一溝槽延伸過該第二外延層且延伸入該第一外延層中或延伸過該第二與第一外延層且延伸入該基底中。
17.根據(jù)權(quán)利要求15所述的半導體裝置的制造方法，其中該第二溝槽連接且開口向該第一溝槽。
18.根據(jù)權(quán)利要求15所述的半導體裝置的制造方法，尚包括以一絕緣材料填入至少部分該第二溝槽；以及若該第二溝槽開口向該第一溝槽且該第一溝槽未完全填滿，以該絕緣材料填入該第一溝槽的開口剩余處。
19.根據(jù)權(quán)利要求15所述的半導體裝置的制造方法，尚包括形成一晶體管于該第二溝槽鄰近處，其中至少部分該晶體管形成于該第三外延層中。
全文摘要
一種半導體裝置，包括一基底、一第一外延層、一第二外延層、一第三外延層、一第一溝槽與一第二溝槽。該第一外延層位于該基底上且與該基底晶格不相稱。該第二外延層位于該第一外延層上且與該第一外延層晶格不相稱。該第三外延層位于該第二外延層上且與該第二外延層晶格不相稱，因此，該第三層可為應(yīng)變硅。該第一溝槽延伸過該第一外延層。該第二溝槽延伸過該第三外延層且至少部分延伸過該第二外延層，至少部分該第二溝槽與至少部分該第一溝槽對準，以及該第二溝槽至少部分填入一絕緣材料。
文檔編號H01L29/78GK1612357SQ20041008684
公開日2005年5月4日 申請日期2004年10月28日 優(yōu)先權(quán)日2003年10月31日
發(fā)明者葛崇祜, 李文欽, 胡正明 申請人:臺灣積體電路制造股份有限公司